JPS58213341A - 加算回路 - Google Patents
加算回路Info
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- JPS58213341A JPS58213341A JP9641882A JP9641882A JPS58213341A JP S58213341 A JPS58213341 A JP S58213341A JP 9641882 A JP9641882 A JP 9641882A JP 9641882 A JP9641882 A JP 9641882A JP S58213341 A JPS58213341 A JP S58213341A
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
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- Theoretical Computer Science (AREA)
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- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数桁の２つの数を加算する加算［回路に関し
、特に０ＭＯ８）ランジスタ（相補型絶縁ゲート電界効
果トランジスタ）を用いて構成するのに最適な加算回路
に関するものである。
、特に０ＭＯ８）ランジスタ（相補型絶縁ゲート電界効
果トランジスタ）を用いて構成するのに最適な加算回路
に関するものである。
従来の加算回路を第１図、第２図に示す。
第１図は公知の全加算器であり、第１桁目の加算数ム１
．第ｉ桁目の被加算数Ｂｉ 、第１桁１１への桁−ト
げ信ｓＣ１を入力して、第１桁［＋Ｉの和Ｓｉ。
．第ｉ桁目の被加算数Ｂｉ 、第１桁１１への桁−ト
げ信ｓＣ１を入力して、第１桁［＋Ｉの和Ｓｉ。
第１−１−１桁ＬＪへの桁上げ信号Ｃｉ＋ｔを出力する
機能のものである。ちなみに、ＳｌとＣｉ伺は、Ｓｉ＝
ムｉ■Ｂｉ■Ｃ１ Ｃ１＋にＡ１Ｂ１十〇ｉ（ムｉ■Ｂｉ）で示される。尚
、同図において、ａは排他的論理和（ＥＸＯＲ）ゲート
、ｂはＷＡＮＤゲートである。
機能のものである。ちなみに、ＳｌとＣｉ伺は、Ｓｉ＝
ムｉ■Ｂｉ■Ｃ１ Ｃ１＋にＡ１Ｂ１十〇ｉ（ムｉ■Ｂｉ）で示される。尚
、同図において、ａは排他的論理和（ＥＸＯＲ）ゲート
、ｂはＷＡＮＤゲートである。
第２図は、第１図の全加算器を用いて、加算数ム。
被加算数Ｂが共に４ビツトの場合の加算回路を示し、第
１図と同一部分は同一記号を用いており、Ｌｌ〜Ｌ４は
全加算器である。即ち、加算数（ム４゜ム３ム２ムｌ）
と被加算数（１４Ｂ３Ｂ２Ｂｌ ’）と第１桁［１への
桁にげ（＋ｉ 号Ｃ１を入力して、４ビツトの和（Ｓ４
Ｓ３Ｓ２Ｓｌ）と第４桁１１からの桁上げ信号Ｃ５を出
力する回路である。
１図と同一部分は同一記号を用いており、Ｌｌ〜Ｌ４は
全加算器である。即ち、加算数（ム４゜ム３ム２ムｌ）
と被加算数（１４Ｂ３Ｂ２Ｂｌ ’）と第１桁［１への
桁にげ（＋ｉ 号Ｃ１を入力して、４ビツトの和（Ｓ４
Ｓ３Ｓ２Ｓｌ）と第４桁１１からの桁上げ信号Ｃ５を出
力する回路である。
加算数ムｉ 、被加算数Ｂｉ、桁トげ信号ＣＩが同時に
人力されたとすれば、和ＳｉはＫＸＯＲゲート（排他的
論理和ゲート）２段、ＣＺはＥＸＯＲゲート１段とＮＡ
ＮＤゲート２段の遅延時間が必要で、ＥＸＯＲゲートを
０ＭＯ８トランジスタで構成したとき、ＮＡＮＤ又はＮ
ＯＲゲート２段相当の遅延時間とみなせるから、和５ｌ
ｔｄ、ゲート４段分の遅延、最終の桁上げｔｇｓａｓは
ゲート１０段分の遅延時間を待って得られる。一般に、
ｎビット数同志の加算の場合、クリティカルパスである
桁上げ信号Ｏｎ＋１を得るためには、ゲート２ｎ１−２
段分の遅延時間が必要となる。
人力されたとすれば、和ＳｉはＫＸＯＲゲート（排他的
論理和ゲート）２段、ＣＺはＥＸＯＲゲート１段とＮＡ
ＮＤゲート２段の遅延時間が必要で、ＥＸＯＲゲートを
０ＭＯ８トランジスタで構成したとき、ＮＡＮＤ又はＮ
ＯＲゲート２段相当の遅延時間とみなせるから、和５ｌ
ｔｄ、ゲート４段分の遅延、最終の桁上げｔｇｓａｓは
ゲート１０段分の遅延時間を待って得られる。一般に、
ｎビット数同志の加算の場合、クリティカルパスである
桁上げ信号Ｏｎ＋１を得るためには、ゲート２ｎ１−２
段分の遅延時間が必要となる。
本発明は、従来の加算回路の長いクリティカルバスを大
幅に短縮し、高速に加算することのできる加算回路を提
供しようとするものである。
幅に短縮し、高速に加算することのできる加算回路を提
供しようとするものである。
以下図面を参照して本発明の実在例をｔｔＱ明する。
第３図は本発明の加算回路に用いる全加算器の一実施例
である。同図ａはタイプ１の全加算器であり、第１桁目
の加算数ムｉ 、第１桁［１の被加算数Ｂｉ 、第１桁
目への桁上げ信号Ｃｉを入力し。
である。同図ａはタイプ１の全加算器であり、第１桁目
の加算数ムｉ 、第１桁［１の被加算数Ｂｉ 、第１桁
目への桁上げ信号Ｃｉを入力し。
第１桁目の和Ｓｉと第ｉ＋１桁目への桁上げ信号Ｃｉ＋
ｔを出力する機能を有するものである。叉、同図ｂＨタ
イプ２の全加算器であり、加算数ムｉ。
ｔを出力する機能を有するものである。叉、同図ｂＨタ
イプ２の全加算器であり、加算数ムｉ。
被加算数Ｂｉ 、桁−ヒげ信号Ｃｉを人力し、和Ｓｉ
と第１＋１桁目への桁−ヒげＱｊ号Ｇｉｎ を出力する
機能を有するものである。このタイプ１，２の回路を交
互に接続して従来の半分遅延時間ですむ加算回路を構成
出来る。同図中、１．８はＥＸＯＲ（排他的論理和）ゲ
ート、２，９，１４１，１４２はインバータである。３
，１ｏはＰチャネル・トランジスタ、４．１１はＮチャ
ネル・トランジスタであって、３と４，１ｏと１１でそ
れぞれトランスファ・ゲートを構成している。７１ｒＪ
−＊ ’１ ＝Ｂｉ＝ｏ（低論理レベル）のとき、出
力＝１゜ム１＝Ｂｉ＝１（高論理レベル）のとき、出力
＝Ｏとなり、ムｉ＝ｏ、Ｂｉ＝１又はＡｉ＝＝１ 、Ｂ
ｉ：Ｑのときには、出力が高イン２ビーグンスとなる。
と第１＋１桁目への桁−ヒげＱｊ号Ｇｉｎ を出力する
機能を有するものである。このタイプ１，２の回路を交
互に接続して従来の半分遅延時間ですむ加算回路を構成
出来る。同図中、１．８はＥＸＯＲ（排他的論理和）ゲ
ート、２，９，１４１，１４２はインバータである。３
，１ｏはＰチャネル・トランジスタ、４．１１はＮチャ
ネル・トランジスタであって、３と４，１ｏと１１でそ
れぞれトランスファ・ゲートを構成している。７１ｒＪ
−＊ ’１ ＝Ｂｉ＝ｏ（低論理レベル）のとき、出
力＝１゜ム１＝Ｂｉ＝１（高論理レベル）のとき、出力
＝Ｏとなり、ムｉ＝ｏ、Ｂｉ＝１又はＡｉ＝＝１ 、Ｂ
ｉ：Ｑのときには、出力が高イン２ビーグンスとなる。
倫理ゲートである。１４け、ム１＝Ｂｉ−○のとき、出
カー〇、ム１＝Ｂｉ＝１のとき、出力＝１となり、Ａｉ
＝Ｏ、Ｂｉ＝１又はム１＝＝１ 、 Ｂｉ：Ｑ ｔ７．
）ときＶこは、出力が高インピーダンスとなる論理ゲー
トである。６．６．１２．１３は第４図に示すようなト
ライステート・インバータである。同図において、同図
すは同図ａの詳細回路図である。
カー〇、ム１＝Ｂｉ＝１のとき、出力＝１となり、Ａｉ
＝Ｏ、Ｂｉ＝１又はム１＝＝１ 、 Ｂｉ：Ｑ ｔ７．
）ときＶこは、出力が高インピーダンスとなる論理ゲー
トである。６．６．１２．１３は第４図に示すようなト
ライステート・インバータである。同図において、同図
すは同図ａの詳細回路図である。
第４図において、イネ−グル制御信号Ｅを・・インベル
（高論理レベル）、■をローレベル（低論理レベル）に
したとき、入力信号ＩＮが反転されて低インピーダンス
で出力０ＬＴＴに伝達され、イネーブル制御信号Ｘをロ
ーレベル、Ｅを７１イレベルにしたとき、出力ＯＵＴは
高インピーダンスとなる。さて、第３図ａのタイプ１全
加算器、ｂのタイプ２全加算器の真理値表をそれぞれ第
１表。
（高論理レベル）、■をローレベル（低論理レベル）に
したとき、入力信号ＩＮが反転されて低インピーダンス
で出力０ＬＴＴに伝達され、イネーブル制御信号Ｘをロ
ーレベル、Ｅを７１イレベルにしたとき、出力ＯＵＴは
高インピーダンスとなる。さて、第３図ａのタイプ１全
加算器、ｂのタイプ２全加算器の真理値表をそれぞれ第
１表。
第２表に示す。
第 １ 表
第 ２ 表
第３図ａから、ム１とＢｉの排他的論理和ＡＶｉ）Ｂｉ
二〇ノとき、５ｉ＝Ｃｉ 、、Ｃｉｌ＋−１（Ａｉ＝
Ｂｉ＝Ｏ）、１０ （ムｉ、Ｊｓｉ＝１）となり、Ａｉ
（すＢ１：１のとき、５ｉ＝Ｃｉ、Ｃｉ−＋＋−＝Ｃｉ
とｅるようＫ、ＥＸＯＲゲート１が、トランスファ・ゲ
ート３，４とトライステート・インバータ６を相補的に
イネーブル・ティスエープル制御していることがわかる
。
二〇ノとき、５ｉ＝Ｃｉ 、、Ｃｉｌ＋−１（Ａｉ＝
Ｂｉ＝Ｏ）、１０ （ムｉ、Ｊｓｉ＝１）となり、Ａｉ
（すＢ１：１のとき、５ｉ＝Ｃｉ、Ｃｉ−＋＋−＝Ｃｉ
とｅるようＫ、ＥＸＯＲゲート１が、トランスファ・ゲ
ート３，４とトライステート・インバータ６を相補的に
イネーブル・ティスエープル制御していることがわかる
。
また、ムｉ■Ｂ１に１のとき、トライステート・イノバ
ータロはイネーブル、論理ゲート７の出力は高インピー
ダンス状態となり、Ａｉ■Ｂｉ二〇のとキ、トライステ
ート・インバータ６はテイスエーブル、論理ゲート７の
出力は低インピーダンス状態となる。
ータロはイネーブル、論理ゲート７の出力は高インピー
ダンス状態となり、Ａｉ■Ｂｉ二〇のとキ、トライステ
ート・インバータ６はテイスエーブル、論理ゲート７の
出力は低インピーダンス状態となる。
同様に、第３図すでは、ＩＥＸＯＲ／７’ −ト８が、
トランスファ・ゲート１ｏ、１１とトライステート・イ
ンバータ１２を相補的にイネーブルディスエーブル制御
する。また、トライステート・インバータ１３と、倫理
ゲート１４との関係は、上記ａタイプ１の場合と同様で
あって、ム１■Ｂｉ＝ｏのとき、Ｓｉ二［ｉ、Ｃｉトｔ
＝ｏ（ムｔ＝ｓｔ＝ｏ）／１（ムｉニＢｉ＝１）となり
、Ａｉ（すＢに１のとき、Ｓｉ Ｃｉ、Ｇ１ｎ＝−Ｃ
１となるように構成されていることがわかる１、第５図
に本発明による４ピント加算回路の実施例を示す。第５
図の５１．５３は第３図ａのタイプ１全加算器であり、
５２．５４は第３図すのタイプ２全加算器であって、奇
数ビット１−１にタイプ１の、偶数ビット［」にタイプ
２の全加算器がそれぞれ配置された構成になっている。
トランスファ・ゲート１ｏ、１１とトライステート・イ
ンバータ１２を相補的にイネーブルディスエーブル制御
する。また、トライステート・インバータ１３と、倫理
ゲート１４との関係は、上記ａタイプ１の場合と同様で
あって、ム１■Ｂｉ＝ｏのとき、Ｓｉ二［ｉ、Ｃｉトｔ
＝ｏ（ムｔ＝ｓｔ＝ｏ）／１（ムｉニＢｉ＝１）となり
、Ａｉ（すＢに１のとき、Ｓｉ Ｃｉ、Ｇ１ｎ＝−Ｃ
１となるように構成されていることがわかる１、第５図
に本発明による４ピント加算回路の実施例を示す。第５
図の５１．５３は第３図ａのタイプ１全加算器であり、
５２．５４は第３図すのタイプ２全加算器であって、奇
数ビット１−１にタイプ１の、偶数ビット［」にタイプ
２の全加算器がそれぞれ配置された構成になっている。
タイプ１全加算器５１．タイプ２全加算器６３中の７．
１４は、それぞれ第３図ａ、ｂ中の同番号の論理ゲート
と全く同じものである。
１４は、それぞれ第３図ａ、ｂ中の同番号の論理ゲート
と全く同じものである。
第５図の回路は、加算数（ム４ム３ム２ムＩ）、被加算
数（８４Ｂ３８２Ｂ１）、桁上げ自号Ｃ１を入力し、４
ビツトの和（８４８３８２８ｌ）と第４桁目からの桁上
げ信！−１Ｃ５を出力する。各ブロック５１〜６４の動
作が、第３図の説明で明らかであるから、詳細な説明は
省略する。さて、加算数Ａ１．被加算数Ｂｉ 、桁上げ
信号ＣＩが同時に人力されたとすれば、和ＳｔはＥＸＯ
Ｒゲート１段とイノパー２２段、ＣｚはＫＸＯ１１段と
インバータ１段の遅延時間で得られ、クリディカルパス
である桁上げイ旨しＣ５は、Ｃ２からｃｓ４でイノバー
２３段分のノ？延時間となるから、ＥＸＯＲ１段とイン
バータ４段の遅延時間だけで得られる。とれはゲート換
算で６段分の遅延時間となる。
数（８４Ｂ３８２Ｂ１）、桁上げ自号Ｃ１を入力し、４
ビツトの和（８４８３８２８ｌ）と第４桁目からの桁上
げ信！−１Ｃ５を出力する。各ブロック５１〜６４の動
作が、第３図の説明で明らかであるから、詳細な説明は
省略する。さて、加算数Ａ１．被加算数Ｂｉ 、桁上げ
信号ＣＩが同時に人力されたとすれば、和ＳｔはＥＸＯ
Ｒゲート１段とイノパー２２段、ＣｚはＫＸＯ１１段と
インバータ１段の遅延時間で得られ、クリディカルパス
である桁上げイ旨しＣ５は、Ｃ２からｃｓ４でイノバー
２３段分のノ？延時間となるから、ＥＸＯＲ１段とイン
バータ４段の遅延時間だけで得られる。とれはゲート換
算で６段分の遅延時間となる。
一般に、ｎビット数同志の加算の場合、クリテイ力Ｉレ
バスである桁−トげ（Ａ ’ｙＪＣｎ ＋ １は、ゲー
トｎ１２段分の遅延時間だけで得られる。これは、第２
図の従来回路のクリティカルパス遅延時間、ゲー ト２
ｎ −） ２段分と比べて、約半分に短縮された値と
なる。即ち、従来の回路に対して、２倍の加算速度で加
算できることになる。
バスである桁−トげ（Ａ ’ｙＪＣｎ ＋ １は、ゲー
トｎ１２段分の遅延時間だけで得られる。これは、第２
図の従来回路のクリティカルパス遅延時間、ゲー ト２
ｎ −） ２段分と比べて、約半分に短縮された値と
なる。即ち、従来の回路に対して、２倍の加算速度で加
算できることになる。
桁上げ信号Ｃ１−Ｈ、Ｃｉ＋１ ｉｄ トライステート
・インバータでドライブされているため１例えば、トラ
ンスファ・ゲートを直列接続した構成の桁上げ（ｔ’ｊ
’Ｊ伝搬径路の伝搬遅延よりも小さい遅延時間で桁上げ
信号を伝搬させるように設計することが容易に可能であ
る。
・インバータでドライブされているため１例えば、トラ
ンスファ・ゲートを直列接続した構成の桁上げ（ｔ’ｊ
’Ｊ伝搬径路の伝搬遅延よりも小さい遅延時間で桁上げ
信号を伝搬させるように設計することが容易に可能であ
る。
なお、第３図の実施例で、トライステート・インバニタ
５，６，１２，１３．１−ランスファ・ゲ−ト（３と４
）、（１０と１１）をイネーブル・ディスエーブル制御
するのに、それぞれＥＸＯＲゲート１とインバータ２
、ＥＸＯＲゲート８とインバータ９を用いているが、１
．８に１！：ＸＮ０Ｒ（イクスクルーシブ・ノア）ゲー
トを用いて、トライステートｅイノバータ５，６，１２
，１３゜トランスフ−ｒ・ゲート（３と４）、（１０と
１１）のイネーブル、ディスエーブル制御入力を交換（
第４図のＥ、Ｅに入力されている入力線を交換し、Ｐチ
ャネル・トランジスタ３．１０とＮチャネル・トランジ
スタ４．１１のゲート人力線を交換）しても同様に実現
できる。（図示せず）第６図は、第３図すのタイプ２全
加算器の他の実施例である。図中、９〜１３は第３図す
に記載されている構成物と全く同じものであり、同じ番
号を附記しである。６０はＮＯＲゲート、６１はムＮＤ
−ＮＯＲ複合ゲートであって、複合ゲート６１の出力に
は、ム１■Ｂｉが得られる。即ち、ゲートであり、６３
；６４はそれぞれＰチャネル。
５，６，１２，１３．１−ランスファ・ゲ−ト（３と４
）、（１０と１１）をイネーブル・ディスエーブル制御
するのに、それぞれＥＸＯＲゲート１とインバータ２
、ＥＸＯＲゲート８とインバータ９を用いているが、１
．８に１！：ＸＮ０Ｒ（イクスクルーシブ・ノア）ゲー
トを用いて、トライステートｅイノバータ５，６，１２
，１３゜トランスフ−ｒ・ゲート（３と４）、（１０と
１１）のイネーブル、ディスエーブル制御入力を交換（
第４図のＥ、Ｅに入力されている入力線を交換し、Ｐチ
ャネル・トランジスタ３．１０とＮチャネル・トランジ
スタ４．１１のゲート人力線を交換）しても同様に実現
できる。（図示せず）第６図は、第３図すのタイプ２全
加算器の他の実施例である。図中、９〜１３は第３図す
に記載されている構成物と全く同じものであり、同じ番
号を附記しである。６０はＮＯＲゲート、６１はムＮＤ
−ＮＯＲ複合ゲートであって、複合ゲート６１の出力に
は、ム１■Ｂｉが得られる。即ち、ゲートであり、６３
；６４はそれぞれＰチャネル。
Ｎチャネル・トランジスタである。６０，６２゜６３．
６４の構成で、第３図す中の論理ゲート１４と全く同じ
機ｆＥをイＪし、等価となる。従って、第６図と第３図
すの回路は等価となる。第３図の論理ゲート１４の出力
（Ｃ：ｉＮ に接続される）は、Ｐチャネル、Ｎチャネ
ル・トランジスタ共に縦積２段の出力段となっているの
に対し、第６図の回路では、Ｐチャネル、Ｎチャネル・
トランジスタ６３．６４が共に１段（出力端子から固定
電位点の間にトランジスタ１個）であるため、Ｃｉ＋−
１の負荷をドライブするのに、第３図すの場合に比べて
約゛ト分のゲート幅のトランジスタ（６３，６４）でよ
く、従って、ドレイン容量が約半分となってより高速の
加算器を構成することができる。
６４の構成で、第３図す中の論理ゲート１４と全く同じ
機ｆＥをイＪし、等価となる。従って、第６図と第３図
すの回路は等価となる。第３図の論理ゲート１４の出力
（Ｃ：ｉＮ に接続される）は、Ｐチャネル、Ｎチャネ
ル・トランジスタ共に縦積２段の出力段となっているの
に対し、第６図の回路では、Ｐチャネル、Ｎチャネル・
トランジスタ６３．６４が共に１段（出力端子から固定
電位点の間にトランジスタ１個）であるため、Ｃｉ＋−
１の負荷をドライブするのに、第３図すの場合に比べて
約゛ト分のゲート幅のトランジスタ（６３，６４）でよ
く、従って、ドレイン容量が約半分となってより高速の
加算器を構成することができる。
以ヒ説明したように本発明によれば、簡単な回路構成で
、クリティカルパスである桁上げ信号伝搬径路を大幅に
短縮して、高速加算動作が可能な３
、クリティカルパスである桁上げ信号伝搬径路を大幅に
短縮して、高速加算動作が可能な３
【図面の簡単な説明】
第１図は全加算器の従来例を示す図、第２図は４ビツト
加算回路の従来例を示す図、第３図ａ。 ｂは、それぞれ本発明のタイプ１ 、タイプ２′ｉも加
算器の実施例を示す回路図、第４図ａ、ｂは第３図中の
トライステート・インバータの概略回路図及び具体的回
路図、第５図は本発明の４ビツト加算回路の実施例を示
す回路図、第６図はタイプ２全加算器の他の実施例を示
す回路図である。 １．８−・・・・・ＫＸＯＲゲート、６，６・・・・・
トライステート・インバータ、３，４，１０．１１・・
・・・・トランスファ・ゲート。 代理人の氏名 弁理ｔ 中 尾 赦 男 ほか１名＃４
４ 図 第５図 ｌ
加算回路の従来例を示す図、第３図ａ。 ｂは、それぞれ本発明のタイプ１ 、タイプ２′ｉも加
算器の実施例を示す回路図、第４図ａ、ｂは第３図中の
トライステート・インバータの概略回路図及び具体的回
路図、第５図は本発明の４ビツト加算回路の実施例を示
す回路図、第６図はタイプ２全加算器の他の実施例を示
す回路図である。 １．８−・・・・・ＫＸＯＲゲート、６，６・・・・・
トライステート・インバータ、３，４，１０．１１・・
・・・・トランスファ・ゲート。 代理人の氏名 弁理ｔ 中 尾 赦 男 ほか１名＃４
４ 図 第５図 ｌ
Claims (1)
- 【特許請求の範囲】 （１）第１．第２の入力信号を入力とする第１．第２の
論理ゲートと、−ト記第１の論理ゲートの出力信号に対
応して制御されるトランスファ・ゲート、第１．第２の
トライステート・インバータとを具備し、上記トランス
ファ・ゲートの出力と上記第１のトライステート・イン
バータの出力とを共通接続し、上記第２の論理ゲー十の
出力と上記第２のトライステート・インバータの出力と
を共通接続し、第３の入力信号を、上記トランスファ・
ゲートと第１．第２のトライステート・インバータに入
力して、上記トランスファ・ゲートと上記第１のトライ
ステート・インバータとが互いに相補的に制御されるよ
うに構成したことを特徴とする加算回路。 （２）第１の論理ゲートが排他的オアゲートであること
を特徴とする特許請求の範囲第１項記載の加算回路。 （３）第１の論理ゲートが排他的ノア・ゲートであるこ
とを特徴とする特許請求の範囲第１項記載の加算回路。 （４）第２の論理ゲートが、土器箱１．第２の入力信号
が共に低論理レベルのとき、高論理レベルの出力信号を
出力し、上記第１．第２の入力信号が共に高論理レベル
のとき、低論理レベルの出力信号を出力し、上記第１．
第２の入力信号のうち、一方が低論理レベル、他方が高
論理レベルノトキ、高インピーダンス出力状態となるこ
とを特徴とする特許請求の範囲第１項記載の加算回路。 （６）第２の論理ゲートが、ホ梶第１ 、第２の入力１
８号が共に低論理レベルのとき、低論理レベルの出力信
号を出力し、上記第１．第２の入力信号が共に高論理レ
ベルのとき、高論理レベルの出力信号を出力し、上記第
１．第２の入力信号のうち、一方が低論理レベル、他方
が高論理レベルのとき、高インピーダンス出力状態とな
ることを特徴とする特許請求の範囲第１項記載の加算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9641882A JPS58213341A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9641882A JPS58213341A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213341A true JPS58213341A (ja) | 1983-12-12 |
| JPS648857B2 JPS648857B2 (ja) | 1989-02-15 |
Family
ID=14164423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9641882A Granted JPS58213341A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170636A (ja) * | 1984-09-10 | 1986-04-11 | レイセオン カンパニ− | 全加算器回路 |
| JPS6242230A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | スタテイツクキヤリ−回路 |
| JPH07261983A (ja) * | 1994-01-28 | 1995-10-13 | Goldstar Electron Co Ltd | 算術論理演算回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0725630U (ja) * | 1992-07-20 | 1995-05-12 | 有限会社キャプテン | 遊技機械取付卓上発信機 |
-
1982
- 1982-06-04 JP JP9641882A patent/JPS58213341A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170636A (ja) * | 1984-09-10 | 1986-04-11 | レイセオン カンパニ− | 全加算器回路 |
| JPS6242230A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | スタテイツクキヤリ−回路 |
| JPH07261983A (ja) * | 1994-01-28 | 1995-10-13 | Goldstar Electron Co Ltd | 算術論理演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648857B2 (ja) | 1989-02-15 |
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