JPH07261983A - 算術論理演算回路 - Google Patents
算術論理演算回路Info
- Publication number
- JPH07261983A JPH07261983A JP7012987A JP1298795A JPH07261983A JP H07261983 A JPH07261983 A JP H07261983A JP 7012987 A JP7012987 A JP 7012987A JP 1298795 A JP1298795 A JP 1298795A JP H07261983 A JPH07261983 A JP H07261983A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- arithmetic logic
- logic operation
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】
【目的】 高速の算術論理演算をすることにおいて、キ
ャリの発生にかかる遅延時間を最小化した算術論理演算
回路を提供しようとするものである。 【構成】 偶数ビット算術論理演算セルと奇数ビット算
術論理演算セルとを備え、高速算術論理演算動作が可能
でチップの大きさを減らした算術論理演算回路が構成さ
れている。
ャリの発生にかかる遅延時間を最小化した算術論理演算
回路を提供しようとするものである。 【構成】 偶数ビット算術論理演算セルと奇数ビット算
術論理演算セルとを備え、高速算術論理演算動作が可能
でチップの大きさを減らした算術論理演算回路が構成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、算術論理演算回路に係
るもので、特に、高速の算術論理演算の際、キャリの発
生にかかる遅延時間を最小化した算術論理演算回路に関
するものである。
るもので、特に、高速の算術論理演算の際、キャリの発
生にかかる遅延時間を最小化した算術論理演算回路に関
するものである。
【０００２】
【従来の技術】一般に、算術論理演算回路は、算術論理
演算を行なう複数個のセル（cell）に構成され、入力さ
れたデータを主制御装置の制御により算術論理演算動作
を行なう。
演算を行なう複数個のセル（cell）に構成され、入力さ
れたデータを主制御装置の制御により算術論理演算動作
を行なう。
【０００３】すなわち、従来の算術論理演算回路に使用
されるセルは、図５に示したように、入力されるデータ
Ａ、Ｂと前段のセルから出力されたキャリ（CYin）とを
論理演算して現在のセルでキャリ（CYout ）が発生され
るキャリ発生部１と、主制御装置（図示されず）から出
力されたキャリエンエーブル信号（CYen）、前段のセル
から出力されたキャリ（CYin）および入力されたデータ
Ａ、Ｂを論理演算し該データＡ、Ｂが排他的論理和され
た結果ＸＯＲと前記データＡ、Ｂが加算された値とを出
力する第１論理演算部２と、入力されたデータＡ、Ｂを
論理演算して該データＡ、Ｂを論理積した値ＡＮＤと、
前記データＡ、Ｂを論理和した値ＯＲと、前記入力され
たデータＡ、Ｂをそのまま出力するとともに該入力され
たデータＡ、Ｂを各々反転した値／Ａ、／Ｂとを出力す
る第２論理演算部３と、前記第１、第２論理演算部２、
３から出力された値の中で主制御装置から出力された選
択信号ＦＳ［０：７］により１つを選択して出力するマ
ルチプレクサ（multiplexer ）とにより構成される。
されるセルは、図５に示したように、入力されるデータ
Ａ、Ｂと前段のセルから出力されたキャリ（CYin）とを
論理演算して現在のセルでキャリ（CYout ）が発生され
るキャリ発生部１と、主制御装置（図示されず）から出
力されたキャリエンエーブル信号（CYen）、前段のセル
から出力されたキャリ（CYin）および入力されたデータ
Ａ、Ｂを論理演算し該データＡ、Ｂが排他的論理和され
た結果ＸＯＲと前記データＡ、Ｂが加算された値とを出
力する第１論理演算部２と、入力されたデータＡ、Ｂを
論理演算して該データＡ、Ｂを論理積した値ＡＮＤと、
前記データＡ、Ｂを論理和した値ＯＲと、前記入力され
たデータＡ、Ｂをそのまま出力するとともに該入力され
たデータＡ、Ｂを各々反転した値／Ａ、／Ｂとを出力す
る第２論理演算部３と、前記第１、第２論理演算部２、
３から出力された値の中で主制御装置から出力された選
択信号ＦＳ［０：７］により１つを選択して出力するマ
ルチプレクサ（multiplexer ）とにより構成される。
【０００４】このように構成された従来の算術論理演算
回路に使用されるセルの動作を説明すると次のようであ
る。
回路に使用されるセルの動作を説明すると次のようであ
る。
【０００５】キャリ発生部１においては、ＮＡＮＤゲー
トＮＤ１は入力されたデータＡ、ＢをＮＡＮＤ演算し、
ＮＡＮＤゲートＮＤ２は入力されたデータＡと前段のセ
ルから出力されたキャリＣＹｉｎとをＮＡＮＤ演算し、
ＮＡＮＤゲートＮＤ３は入力されたデータＢとキャリＣ
ＹｉｎとをＮＡＮＤ演算する。
トＮＤ１は入力されたデータＡ、ＢをＮＡＮＤ演算し、
ＮＡＮＤゲートＮＤ２は入力されたデータＡと前段のセ
ルから出力されたキャリＣＹｉｎとをＮＡＮＤ演算し、
ＮＡＮＤゲートＮＤ３は入力されたデータＢとキャリＣ
ＹｉｎとをＮＡＮＤ演算する。
【０００６】次いでＮＡＮＤゲートＮＤ４は前記ＮＡＮ
ＤゲートＮＤ１、ＮＤ２、ＮＤ３から出力された値をＮ
ＡＮＤ演算し、次のようにブール（Bool）関数に示した
現在のセルでのキャリＣＹｏｕｔが出力される。
ＤゲートＮＤ１、ＮＤ２、ＮＤ３から出力された値をＮ
ＡＮＤ演算し、次のようにブール（Bool）関数に示した
現在のセルでのキャリＣＹｏｕｔが出力される。
【０００７】
【数１】
【０００８】第１論理演算部２において、エクスクルー
シブオアゲートＸＲ１は入力されたデータＡ、Ｂを排他
的論理和演算しその結果をエクスクルーシブオアゲート
ＸＲ２とマルチプレクサ４とへ出力する。
シブオアゲートＸＲ１は入力されたデータＡ、Ｂを排他
的論理和演算しその結果をエクスクルーシブオアゲート
ＸＲ２とマルチプレクサ４とへ出力する。
【０００９】また、ＮＡＮＤゲートＮＤ５はキャリＣＹ
ｉｎとキャリエンエーブル信号ＣＹｅｎとをＮＡＮＤ演
算する。
ｉｎとキャリエンエーブル信号ＣＹｅｎとをＮＡＮＤ演
算する。
【００１０】次いでインバータＩ１は前記ＮＡＮＤゲー
トＮＤ５の出力信号を反転してエクスクルーシブオアゲ
ートＸＲ２に出力する。
トＮＤ５の出力信号を反転してエクスクルーシブオアゲ
ートＸＲ２に出力する。
【００１１】エクスクルーシブオアゲートＸＲ２は前記
エクスクルーシブオアゲートＸＲ１の出力値と前記イン
バータＩ１の出力値とを排他的論理和演算し次のように
示した値ＳＵＭをマルチプレクサ４に出力する。
エクスクルーシブオアゲートＸＲ１の出力値と前記イン
バータＩ１の出力値とを排他的論理和演算し次のように
示した値ＳＵＭをマルチプレクサ４に出力する。
【００１２】
【数２】
【００１３】なお、前記エクスクルーシブオアゲートＸ
Ｒ２は入力されたデータＡ、Ｂが加算された結果ＳＵＭ
を出力するが、このとき前記キャリエンエーブル信号Ｃ
Ｙｅｎが“１”である場合、エクスクルーシブオアゲー
トＸＲ２は前段のセルから出力されたキャリを含めて演
算し、前記キャリエンエーブル信号ＣＹｅｎが“０”で
ある場合、前記キャリＣＹｉｎを含めないでデータＡ、
Ｂを演算する。
Ｒ２は入力されたデータＡ、Ｂが加算された結果ＳＵＭ
を出力するが、このとき前記キャリエンエーブル信号Ｃ
Ｙｅｎが“１”である場合、エクスクルーシブオアゲー
トＸＲ２は前段のセルから出力されたキャリを含めて演
算し、前記キャリエンエーブル信号ＣＹｅｎが“０”で
ある場合、前記キャリＣＹｉｎを含めないでデータＡ、
Ｂを演算する。
【００１４】第２論理演算部３においては、ＮＡＮＤゲ
ートＮＤ６は入力されたデータＡ、ＢをＮＡＮＤ演算
し、インバータＩ２は前記ＮＡＮＤゲートＮＤ６から出
力された値を反転し該値ＡＮＤをマルチプレクサ４に出
力する。
ートＮＤ６は入力されたデータＡ、ＢをＮＡＮＤ演算
し、インバータＩ２は前記ＮＡＮＤゲートＮＤ６から出
力された値を反転し該値ＡＮＤをマルチプレクサ４に出
力する。
【００１５】また、ＮＯＲゲートＮＲ１は入力されたデ
ータＡ、ＢをＮＯＲ演算し、インバータＩ３は前記ＮＯ
ＲゲートＮＲ１から出力された値を反転し該値ＯＲをマ
ルチプレクサ４に出力する。
ータＡ、ＢをＮＯＲ演算し、インバータＩ３は前記ＮＯ
ＲゲートＮＲ１から出力された値を反転し該値ＯＲをマ
ルチプレクサ４に出力する。
【００１６】かつ、第２論理演算部３は、入力されたデ
ータＡ、Ｂを直接にマルチプレクサ４に出力するととも
にインバータＩ４、Ｉ５で前記データＡ、Ｂを反転した
データ／Ａ、／Ｂをマルチプレクサ４に出力する。すな
わち、マルチプレクサ４は、前記第１、第２論理演算部
２、３から出力されたデータの中で、選択信号ＦＳ
［０：７］により何らかの１つを選択してその値ＯＵＴ
を出力する。
ータＡ、Ｂを直接にマルチプレクサ４に出力するととも
にインバータＩ４、Ｉ５で前記データＡ、Ｂを反転した
データ／Ａ、／Ｂをマルチプレクサ４に出力する。すな
わち、マルチプレクサ４は、前記第１、第２論理演算部
２、３から出力されたデータの中で、選択信号ＦＳ
［０：７］により何らかの１つを選択してその値ＯＵＴ
を出力する。
【００１７】従来の算術論理演算回路においては、図６
に示したように、前述のように動作するセルは複数個の
ビットに拡張されて使用される。
に示したように、前述のように動作するセルは複数個の
ビットに拡張されて使用される。
【００１８】すなわち、複数個のセルＣｅｌｌ〜Ｃｅｌ
ｌｎは順次に連結され、論理演算すべきデータＡ［０：
Ｎ］、Ｂ［０：ｎ］は前記各セルＣｅｌｌ０〜Ｃｅｌｌ
ｎに入力され、各セルＣｅｌｌ０〜Ｃｅｌｌｎは選択信
号ＦＳ［０：７］により選択された値ＯＵＴ［０］〜Ｏ
ＵＴ［ｎ］を出力する。
ｌｎは順次に連結され、論理演算すべきデータＡ［０：
Ｎ］、Ｂ［０：ｎ］は前記各セルＣｅｌｌ０〜Ｃｅｌｌ
ｎに入力され、各セルＣｅｌｌ０〜Ｃｅｌｌｎは選択信
号ＦＳ［０：７］により選択された値ＯＵＴ［０］〜Ｏ
ＵＴ［ｎ］を出力する。
【００１９】該各出力値ＯＵＴ［０］〜ＯＵＴ［ｎ］が
算術論理演算回路の出力値ＯＵＴ［０：ｎ］となる。
算術論理演算回路の出力値ＯＵＴ［０：ｎ］となる。
【００２０】そして、主制御装置から出力されたキャリ
エンエーブル信号ＣＹｅｎは前記算術論理演算回路のセ
ルＣｅｌｌ０〜Ｃｅｌｌｎにそれぞれ印加される。
エンエーブル信号ＣＹｅｎは前記算術論理演算回路のセ
ルＣｅｌｌ０〜Ｃｅｌｌｎにそれぞれ印加される。
【００２１】
【発明が解決しようとする課題】しかるに、このように
構成された従来の算術論理演算回路においては、各セル
から発生されたキャリは２つのＮＡＮＤゲートにより演
算されて発生されるので、キャリが発生される際、遅延
時間が長くて高速な算術論理演算動作に制限があった。
構成された従来の算術論理演算回路においては、各セル
から発生されたキャリは２つのＮＡＮＤゲートにより演
算されて発生されるので、キャリが発生される際、遅延
時間が長くて高速な算術論理演算動作に制限があった。
【００２２】また、第１、第２算術論理演算部に使用さ
れる論理ゲートの数が多くて入力されるデータのビット
数が増えるに従い使用すべき論理ゲートの数も増加され
て非経済的な問題点があった。
れる論理ゲートの数が多くて入力されるデータのビット
数が増えるに従い使用すべき論理ゲートの数も増加され
て非経済的な問題点があった。
【００２３】それで、このような問題点を解決するため
本発明者たちは研究を重ねた結果、次のような算術論理
演算回路を提供しようとするものである。
本発明者たちは研究を重ねた結果、次のような算術論理
演算回路を提供しようとするものである。
【００２４】
【課題を解決するための手段】本発明の目的は、高速な
算術論理演算動作のためにキャリ発生の際、遅延時間を
最小化するとともにチップの大きさを減らした算術論理
演算回路を提供しようとするものである。
算術論理演算動作のためにキャリ発生の際、遅延時間を
最小化するとともにチップの大きさを減らした算術論理
演算回路を提供しようとするものである。
【００２５】そして、このような本発明の目的は、反転
されて入力されたキャリ、反転されて入力されたキャリ
エンエーブル信号および演算制御信号により入力された
第１、第２データの偶数ビットを、算術論理演算しかつ
キャリが発生される偶数ビット算術論理演算セルと、入
力されるキャリ、キャリエンエーブル信号および演算制
御信号により入力された第１、第２データの奇数ビット
を、算術論理演算しかつキャリが発生される奇数ビット
算術論理セルとを備えて算術論理演算回路を構成するこ
とにより達成される。
されて入力されたキャリ、反転されて入力されたキャリ
エンエーブル信号および演算制御信号により入力された
第１、第２データの偶数ビットを、算術論理演算しかつ
キャリが発生される偶数ビット算術論理演算セルと、入
力されるキャリ、キャリエンエーブル信号および演算制
御信号により入力された第１、第２データの奇数ビット
を、算術論理演算しかつキャリが発生される奇数ビット
算術論理セルとを備えて算術論理演算回路を構成するこ
とにより達成される。
【００２６】
【作用】偶数ビット算術論理演算セルにおいて、反転さ
れて入力されたキャリ、反転されて入力されたキャリエ
ンエーブル信号および演算制御信号により入力された第
１、第２データの偶数ビットを算術論理演算しキャリが
発生され、奇数ビット算術論理演算セルにおいて、入力
されたキャリ、キャリエンエーブル信号および演算制御
信号により入力された第１、第２データの奇数ビットを
算術論理演算しキャリが発生される。
れて入力されたキャリ、反転されて入力されたキャリエ
ンエーブル信号および演算制御信号により入力された第
１、第２データの偶数ビットを算術論理演算しキャリが
発生され、奇数ビット算術論理演算セルにおいて、入力
されたキャリ、キャリエンエーブル信号および演算制御
信号により入力された第１、第２データの奇数ビットを
算術論理演算しキャリが発生される。
【００２７】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。
細に説明する。
【００２８】図１（Ａ）、（Ｂ）に示したように、本発
明に係る算術論理演算回路のセルにおいては、偶数ビッ
ト算術論理演算セル（even bit ALU cell ）と奇数ビッ
ト算術論理演算セル（odd bit ALU cell）とにより構成
される。
明に係る算術論理演算回路のセルにおいては、偶数ビッ
ト算術論理演算セル（even bit ALU cell ）と奇数ビッ
ト算術論理演算セル（odd bit ALU cell）とにより構成
される。
【００２９】偶数ビット算術論理演算セルにおいては、
図１（Ａ）に示したように、入力された第１、第２デー
タの偶数ビットＡ［０］、Ｂ［０］と前段のセルから発
生されて反転されたキャリ／ＣＹｉｎ［０］とを論理演
算しキャリＣＹｏｕｔ［０］を出力する偶数ビットキャ
リ発生部１１と、入力された第１、第２データの偶数ビ
ットＡ［０］、Ｂ［０］と、インバータＩ１１、Ｉ１２
で前記偶数ビットＡ［０］、Ｂ［０］が各々反転された
偶数ビット／Ａ［０］、／Ｂ［０］と、前段のセルから
発生されて反転されたキャリ／ＣＹｉｎ［０］と、主制
御装置（図示されず）から出力されて反転されたキャリ
エンエーブル信号／ＣＹｅｎと、演算制御信号μＡ
［０］〜μＡ［３］とを算術論理演算しその結果値ＯＵ
Ｔ［０］を出力する偶数ビット算術論理演算部１２とに
より構成される。
図１（Ａ）に示したように、入力された第１、第２デー
タの偶数ビットＡ［０］、Ｂ［０］と前段のセルから発
生されて反転されたキャリ／ＣＹｉｎ［０］とを論理演
算しキャリＣＹｏｕｔ［０］を出力する偶数ビットキャ
リ発生部１１と、入力された第１、第２データの偶数ビ
ットＡ［０］、Ｂ［０］と、インバータＩ１１、Ｉ１２
で前記偶数ビットＡ［０］、Ｂ［０］が各々反転された
偶数ビット／Ａ［０］、／Ｂ［０］と、前段のセルから
発生されて反転されたキャリ／ＣＹｉｎ［０］と、主制
御装置（図示されず）から出力されて反転されたキャリ
エンエーブル信号／ＣＹｅｎと、演算制御信号μＡ
［０］〜μＡ［３］とを算術論理演算しその結果値ＯＵ
Ｔ［０］を出力する偶数ビット算術論理演算部１２とに
より構成される。
【００３０】前記偶数ビットキャリ発生部１１におい
て、ＮＯＲゲートＮＲ１１は入力されたデータの偶数ビ
ットＡ［０］、Ｂ［０］をＮＯＲ演算し、ＮＡＮＤゲー
トＮＤ１１は入力されたデータの偶数ビットＡ［０］、
Ｂ［０］をＮＡＮＤ演算し、外部電圧Ｖｃｃと接地との
間に直列に連結されたＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２で、
前記ＮＯＲゲートＮＲ１１の出力信号はＰＭＯＳトラン
ジスタＰＭ１に印加され、前記反転されたキャリ／ＣＹ
ｉｎ［０］はＰＭＯＳトランジスタＰＭ２およびＮＭＯ
ＳトランジスタＮＭ１に各々印加され、前記ＮＡＮＤゲ
ートＮＤ１１の出力信号はＮＭＯＳトランジスタＮＭ２
のゲートに印加され、外部電圧Ｖｃｃと接地との間に直
列に連結されたＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタＰＭ３、ＮＭ３で、前記ＮＡＮＤゲートＮＤ１１
の出力信号はＰＭＯＳトランジスタＰＭ３のゲートに印
加され、前記ＮＯＲゲートＮＲ１１の出力信号はＮＭＯ
ＳトランジスタＮＭ３のゲートに印加され、前記ＰＭＯ
ＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ１の
接点および前記ＰＭＯＳトランジスタＰＭ３とＮＭＯＳ
トランジスタＮＭ３の接点が共通連結され、キャリＣＹ
ｏｕｔ［０］を出力するように構成されている。
て、ＮＯＲゲートＮＲ１１は入力されたデータの偶数ビ
ットＡ［０］、Ｂ［０］をＮＯＲ演算し、ＮＡＮＤゲー
トＮＤ１１は入力されたデータの偶数ビットＡ［０］、
Ｂ［０］をＮＡＮＤ演算し、外部電圧Ｖｃｃと接地との
間に直列に連結されたＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２で、
前記ＮＯＲゲートＮＲ１１の出力信号はＰＭＯＳトラン
ジスタＰＭ１に印加され、前記反転されたキャリ／ＣＹ
ｉｎ［０］はＰＭＯＳトランジスタＰＭ２およびＮＭＯ
ＳトランジスタＮＭ１に各々印加され、前記ＮＡＮＤゲ
ートＮＤ１１の出力信号はＮＭＯＳトランジスタＮＭ２
のゲートに印加され、外部電圧Ｖｃｃと接地との間に直
列に連結されたＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタＰＭ３、ＮＭ３で、前記ＮＡＮＤゲートＮＤ１１
の出力信号はＰＭＯＳトランジスタＰＭ３のゲートに印
加され、前記ＮＯＲゲートＮＲ１１の出力信号はＮＭＯ
ＳトランジスタＮＭ３のゲートに印加され、前記ＰＭＯ
ＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ１の
接点および前記ＰＭＯＳトランジスタＰＭ３とＮＭＯＳ
トランジスタＮＭ３の接点が共通連結され、キャリＣＹ
ｏｕｔ［０］を出力するように構成されている。
【００３１】ここで、前記ＰＭＯＳトランジスタＰＭ
１、ＰＭ３のソースに外部電圧が各々印加され、前記Ｎ
ＭＯＳトランジスタＮＭ２、ＮＭ３のソースが各々接地
されている。
１、ＰＭ３のソースに外部電圧が各々印加され、前記Ｎ
ＭＯＳトランジスタＮＭ２、ＮＭ３のソースが各々接地
されている。
【００３２】偶数ビット算術論理演算部１２において
は、前段のセルから発生されて反転されたキャリ／ＣＹ
ｉｎと反転されたキャリエンエーブル信号／ＣＹｅｎと
をＮＯＲ演算するＮＯＲゲートＮＲ１２と、入力された
第１データの偶数ビットＡ［０］と該第１データの偶数
ビットＡ［０］がインバータＩ１１で反転された偶数ビ
ット／Ａ［０］とにより、主制御装置から出力された演
算制御信号μＡ［０］〜μＡ［３］をそれぞれ伝送する
並列に連結されたトランスミッションゲートＴ１〜Ｔ４
と、入力された第２データの偶数ビットＢ［０］と該第
２データの偶数ビットＢ［０］がインバータＩ１２で反
転された偶数ビット／Ｂ［０］とにより、前記トランス
ミッションゲートＴ１〜Ｔ４の出力信号をそれぞれ伝送
する並列に連結されたトランスミッションゲートＴ５〜
Ｔ８と、前記トランスミッションゲートＴ５〜Ｔ８の共
通出力信号ＭＵＸ０と前記ＮＯＲゲートＮＲ１２との出
力信号を排他的論理和演算して該結果値ＯＵＴ［０］を
出力するエクスクルーシブオアゲートＸＲ１１とにより
構成される。
は、前段のセルから発生されて反転されたキャリ／ＣＹ
ｉｎと反転されたキャリエンエーブル信号／ＣＹｅｎと
をＮＯＲ演算するＮＯＲゲートＮＲ１２と、入力された
第１データの偶数ビットＡ［０］と該第１データの偶数
ビットＡ［０］がインバータＩ１１で反転された偶数ビ
ット／Ａ［０］とにより、主制御装置から出力された演
算制御信号μＡ［０］〜μＡ［３］をそれぞれ伝送する
並列に連結されたトランスミッションゲートＴ１〜Ｔ４
と、入力された第２データの偶数ビットＢ［０］と該第
２データの偶数ビットＢ［０］がインバータＩ１２で反
転された偶数ビット／Ｂ［０］とにより、前記トランス
ミッションゲートＴ１〜Ｔ４の出力信号をそれぞれ伝送
する並列に連結されたトランスミッションゲートＴ５〜
Ｔ８と、前記トランスミッションゲートＴ５〜Ｔ８の共
通出力信号ＭＵＸ０と前記ＮＯＲゲートＮＲ１２との出
力信号を排他的論理和演算して該結果値ＯＵＴ［０］を
出力するエクスクルーシブオアゲートＸＲ１１とにより
構成される。
【００３３】さらに、前記第１データの偶数ビットＡ
［０］は、トランスミッションゲートＴ１、Ｔ２のＰＭ
ＯＳトランジスタのゲートとトランスミッションゲート
Ｔ３、Ｔ４のＮＭＯＳトランジスタのゲートとにそれぞ
れ印加される。
［０］は、トランスミッションゲートＴ１、Ｔ２のＰＭ
ＯＳトランジスタのゲートとトランスミッションゲート
Ｔ３、Ｔ４のＮＭＯＳトランジスタのゲートとにそれぞ
れ印加される。
【００３４】また、前記反転された第１データの偶数ビ
ット／Ａ［０］は、トランスミッションゲートＴ１、Ｔ
２のＮＭＯＳトランジスタのゲートとトランスミッショ
ンゲートＴ３、Ｔ４のＰＭＯＳトランジスタのゲートと
にそれぞれ印加される。
ット／Ａ［０］は、トランスミッションゲートＴ１、Ｔ
２のＮＭＯＳトランジスタのゲートとトランスミッショ
ンゲートＴ３、Ｔ４のＰＭＯＳトランジスタのゲートと
にそれぞれ印加される。
【００３５】また、前記第２データの偶数ビットＢ
［０］は、トランスミッションゲートＴ５、Ｔ７のＰＭ
ＯＳトランジスタのゲートとトランスミッションゲート
Ｔ６、Ｔ８のＮＭＯＳトランジスタのゲートとにそれぞ
れ印加される。
［０］は、トランスミッションゲートＴ５、Ｔ７のＰＭ
ＯＳトランジスタのゲートとトランスミッションゲート
Ｔ６、Ｔ８のＮＭＯＳトランジスタのゲートとにそれぞ
れ印加される。
【００３６】そして前記反転された第２データの偶数ビ
ット／Ｂ［０］は、トランスミッションゲートＴ５、Ｔ
７のＮＭＯＳトランジスタのゲートとトランスミッショ
ンゲートＴ６、Ｔ８のＰＭＯＳトランジスタのゲートと
にそれぞれ印加される。
ット／Ｂ［０］は、トランスミッションゲートＴ５、Ｔ
７のＮＭＯＳトランジスタのゲートとトランスミッショ
ンゲートＴ６、Ｔ８のＰＭＯＳトランジスタのゲートと
にそれぞれ印加される。
【００３７】一方、奇数ビット算術論理演算セルにおい
ては、図１（Ｂ）に示したように、インバータＩ１３、
Ｉ１４で各々反転された第１、第２データの奇数ビット
／Ａ［１］、／Ｂ［１］と前段のセルから発生されたキ
ャリＣＹｉｎ［１］とを論理演算して反転されたキャリ
／ＣＹｏｕｔ［１］を出力する奇数ビットキャリ発生部
１３と、入力された第１、第２データの奇数ビットＡ
［１］、Ｂ［１］と該奇数ビットＡ［１］、Ｂ［１］が
インバータＩ１３、Ｉ１４で各々反転された奇数ビット
／Ａ［１］、／Ｂ［１］と前段のセルから発生されたキ
ャリＣＹｉｎ［１］と主制御装置（図示されず）からそ
れぞれ出力したキャリエンエーブル信号と演算制御信号
μＡ［０］〜μＡ［３］とを算術論理演算して該結果値
ＯＵＴ［１］を出力する奇数ビット算術論理演算部１４
とにより構成される。
ては、図１（Ｂ）に示したように、インバータＩ１３、
Ｉ１４で各々反転された第１、第２データの奇数ビット
／Ａ［１］、／Ｂ［１］と前段のセルから発生されたキ
ャリＣＹｉｎ［１］とを論理演算して反転されたキャリ
／ＣＹｏｕｔ［１］を出力する奇数ビットキャリ発生部
１３と、入力された第１、第２データの奇数ビットＡ
［１］、Ｂ［１］と該奇数ビットＡ［１］、Ｂ［１］が
インバータＩ１３、Ｉ１４で各々反転された奇数ビット
／Ａ［１］、／Ｂ［１］と前段のセルから発生されたキ
ャリＣＹｉｎ［１］と主制御装置（図示されず）からそ
れぞれ出力したキャリエンエーブル信号と演算制御信号
μＡ［０］〜μＡ［３］とを算術論理演算して該結果値
ＯＵＴ［１］を出力する奇数ビット算術論理演算部１４
とにより構成される。
【００３８】奇数ビットキャリ発生部１３においては、
前記偶数ビットキャリ発生部１１と同様に構成される
が、入力信号が相互反転される。
前記偶数ビットキャリ発生部１１と同様に構成される
が、入力信号が相互反転される。
【００３９】また奇数ビット算術論理演算部１４におい
て、ＮＡＮＤゲートＮＤ１３はキャリＣＹｉｎ［１］と
キャリエンエーブル信号ＣＹｅｎとＮＡＮＤ演算し、エ
クスクルーシブオアゲートＸＲ１２はトランスミッショ
ンゲートＴ１３〜Ｔ１６の共通信号および前記ＮＡＮＤ
ゲートＮＤ１３の反転された出力信号と排他的論理和演
算すること以外には、前述した偶数ビットの算術論理演
算部１２の構成と同様である。
て、ＮＡＮＤゲートＮＤ１３はキャリＣＹｉｎ［１］と
キャリエンエーブル信号ＣＹｅｎとＮＡＮＤ演算し、エ
クスクルーシブオアゲートＸＲ１２はトランスミッショ
ンゲートＴ１３〜Ｔ１６の共通信号および前記ＮＡＮＤ
ゲートＮＤ１３の反転された出力信号と排他的論理和演
算すること以外には、前述した偶数ビットの算術論理演
算部１２の構成と同様である。
【００４０】このように構成された本発明の動作を図面
に基づいて詳細に説明する。偶数ビットキャリ発生部１
１の動作においては、図１（Ａ）に示したように、入力
された第１、第２データの偶数ビットＡ［０］、Ｂ
［０］がすべて“１”の場合、偶数ビットキャリ発生部
１１のＮＯＲゲートＮＲ１１とＮＡＮＤゲートＮＤ１１
とはすべて“０”を出力する。
に基づいて詳細に説明する。偶数ビットキャリ発生部１
１の動作においては、図１（Ａ）に示したように、入力
された第１、第２データの偶数ビットＡ［０］、Ｂ
［０］がすべて“１”の場合、偶数ビットキャリ発生部
１１のＮＯＲゲートＮＲ１１とＮＡＮＤゲートＮＤ１１
とはすべて“０”を出力する。
【００４１】したがって、前記ＮＯＲゲートＮＲ１１の
出力信号によりＰＭＯＳトランジスタＰＭ１はターンオ
ンとなりＮＭＯＳトランジスタＮＭ３はターンオフとな
り、前記ＮＡＮＤゲートＮＤ１１の出力信号によりＰＭ
ＯＳトランジスタＰＭ３はターンオンとなりＮＭＯＳト
ランジスタＮＭ２はターンオフされるので、入力された
キャリ／ＣＹｉｎ［０］にかかわらず出力されるキャリ
ＣＹｏｕｔ［０］は“１”となる。
出力信号によりＰＭＯＳトランジスタＰＭ１はターンオ
ンとなりＮＭＯＳトランジスタＮＭ３はターンオフとな
り、前記ＮＡＮＤゲートＮＤ１１の出力信号によりＰＭ
ＯＳトランジスタＰＭ３はターンオンとなりＮＭＯＳト
ランジスタＮＭ２はターンオフされるので、入力された
キャリ／ＣＹｉｎ［０］にかかわらず出力されるキャリ
ＣＹｏｕｔ［０］は“１”となる。
【００４２】また、入力された第１、第２データの偶数
ビットＡ［０］、Ｂ［０］の中でいずれの１つだけ
“１”である場合、キャリ発生部１１のＮＯＲゲートＮ
Ｒ１１は“０”を出力し、ＮＡＮＤゲートＮＤ１１は
“１”を出力するので、ＰＭＯＳトランジスタＰＭ１と
ＮＭＯＳトランジスタＮＭ２のみターンオンされる。
ビットＡ［０］、Ｂ［０］の中でいずれの１つだけ
“１”である場合、キャリ発生部１１のＮＯＲゲートＮ
Ｒ１１は“０”を出力し、ＮＡＮＤゲートＮＤ１１は
“１”を出力するので、ＰＭＯＳトランジスタＰＭ１と
ＮＭＯＳトランジスタＮＭ２のみターンオンされる。
【００４３】したがって入力されたキャリＣＹｉｎ
［０］が“１”となり反転されたキャリ／ＣＹｉｎ
［０］が“０”である場合だけ、ＰＭＯＳトランジスタ
ＰＭ２がターンオンされて出力されたキャリＣＹｏｕｔ
［０］が“１”となる。
［０］が“１”となり反転されたキャリ／ＣＹｉｎ
［０］が“０”である場合だけ、ＰＭＯＳトランジスタ
ＰＭ２がターンオンされて出力されたキャリＣＹｏｕｔ
［０］が“１”となる。
【００４４】そして、前記入力された第１、第２データ
の偶数ビットＡ［０］、Ｂ［０］が“０”である場合、
ＮＯＲゲートＮＲ１１およびＮＡＮＤゲートＮＤ１１が
全て“１”を出力するので出力されるキャリＣＹｏｕｔ
［０］は“０”となる。
の偶数ビットＡ［０］、Ｂ［０］が“０”である場合、
ＮＯＲゲートＮＲ１１およびＮＡＮＤゲートＮＤ１１が
全て“１”を出力するので出力されるキャリＣＹｏｕｔ
［０］は“０”となる。
【００４５】したがって、前記偶数ビットキャリ発生部
１１は入力されたデータの偶数ビットＡ［０］、Ｂ
［０］およびキャリ／ＣＹｉｎ［０］の状態により適切
なキャリＣＹｏｕｔ［０］を発生することになる。
１１は入力されたデータの偶数ビットＡ［０］、Ｂ
［０］およびキャリ／ＣＹｉｎ［０］の状態により適切
なキャリＣＹｏｕｔ［０］を発生することになる。
【００４６】次いで、偶数ビット算術論理演算部１２の
動作を図２および図３のテーブル（table ）に基づいて
説明する。
動作を図２および図３のテーブル（table ）に基づいて
説明する。
【００４７】演算制御信号μＡ［０］〜μＡ［３］が０
０１１で、入力された第１データの偶数ビットＡ［０］
が“０”であると、トランスミッションゲートＴ１、Ｔ
２はオンとなりトランスミッションゲートＴ３、Ｔ４は
オフとなる。
０１１で、入力された第１データの偶数ビットＡ［０］
が“０”であると、トランスミッションゲートＴ１、Ｔ
２はオンとなりトランスミッションゲートＴ３、Ｔ４は
オフとなる。
【００４８】このときトランスミッションゲートＴ１、
Ｔ２に印加される演算制御信号μＡ［０］〜μＡ［１］
は００であるので、前記トランスミッションゲートＴ
１、Ｔ２は各々“０”を出力しトランスミッションゲー
トＴ３、Ｔ４は各々使用禁止（disanble）される。
Ｔ２に印加される演算制御信号μＡ［０］〜μＡ［１］
は００であるので、前記トランスミッションゲートＴ
１、Ｔ２は各々“０”を出力しトランスミッションゲー
トＴ３、Ｔ４は各々使用禁止（disanble）される。
【００４９】そして入力される第１データの偶数ビット
Ａ［０］が“１”であると、トランスミッションゲート
Ｔ３、Ｔ４はオンとなりトランスミッションゲートＴ
１、Ｔ２はオフとなって、トランスミッションゲートＴ
３、Ｔ４は各々“１”を伝送する。
Ａ［０］が“１”であると、トランスミッションゲート
Ｔ３、Ｔ４はオンとなりトランスミッションゲートＴ
１、Ｔ２はオフとなって、トランスミッションゲートＴ
３、Ｔ４は各々“１”を伝送する。
【００５０】このとき入力された第２データの偶数ビッ
トＢ［０］が“０”であると、トランスミッションゲー
トＴ５、Ｔ７はオンとなりトランスミッションゲートＴ
６、Ｔ８はオフとなる。
トＢ［０］が“０”であると、トランスミッションゲー
トＴ５、Ｔ７はオンとなりトランスミッションゲートＴ
６、Ｔ８はオフとなる。
【００５１】したがって前記トランスミッションゲート
Ｔ７はトランスミッションゲートＴ３の出力信号“１”
を伝送することによりＭＵＸ０は“１”となる。
Ｔ７はトランスミッションゲートＴ３の出力信号“１”
を伝送することによりＭＵＸ０は“１”となる。
【００５２】また、入力された第２データの偶数ビット
Ｂ［０］が“１”であると、トランスミッションゲート
Ｔ６、Ｔ８はオンとなりトランスミッションゲートＴ
５、Ｔ７はオフとなる。
Ｂ［０］が“１”であると、トランスミッションゲート
Ｔ６、Ｔ８はオンとなりトランスミッションゲートＴ
５、Ｔ７はオフとなる。
【００５３】したがって、前記トランスミッションゲー
トＴ８はトランスミッションゲートＴ４の出力信号
“１”を伝送してＭＵＸ０が“１”となる。
トＴ８はトランスミッションゲートＴ４の出力信号
“１”を伝送してＭＵＸ０が“１”となる。
【００５４】すなわち、演算制御信号μＡ［０］〜μＡ
［３］が００１１のとき、入力された第１データの偶数
ビットＡ［０］が“１”である場合、ＭＵＸ０は“１”
となる。
［３］が００１１のとき、入力された第１データの偶数
ビットＡ［０］が“１”である場合、ＭＵＸ０は“１”
となる。
【００５５】さらに、キャリエンエーブル信号ＣＹｅｎ
が“０”である場合反転されたエンエーブル信号／ＣＹ
ｅｎ“１”はＮＯＲゲートＮＲ１２に入力されるので、
前記ＮＯＲゲートＮＲ１２は他方側に入力されたキャリ
／ＣＹｉｎ［０］の状態にかかわらず“０”をエクスク
ルーシブオアゲートＸＲ１１に出力する。
が“０”である場合反転されたエンエーブル信号／ＣＹ
ｅｎ“１”はＮＯＲゲートＮＲ１２に入力されるので、
前記ＮＯＲゲートＮＲ１２は他方側に入力されたキャリ
／ＣＹｉｎ［０］の状態にかかわらず“０”をエクスク
ルーシブオアゲートＸＲ１１に出力する。
【００５６】前記エクスクルーシブオアゲートＸＲ１１
はＭＵＸ０の値をそのまま出力する。
はＭＵＸ０の値をそのまま出力する。
【００５７】したがって、演算制御信号μＡ［０］〜μ
Ａ［３］が００１１でキャリエンエーブル信号ＣＹｅｎ
が“０”であると、偶数ビット算術論理演算部１２の出
力される結果ＯＵＴ［０］は“Ａ”となる。
Ａ［３］が００１１でキャリエンエーブル信号ＣＹｅｎ
が“０”であると、偶数ビット算術論理演算部１２の出
力される結果ＯＵＴ［０］は“Ａ”となる。
【００５８】そして、キャリエンエーブル信号ＣＹｅｎ
が“０”の状態で、演算制御信号μＡ［０］〜μＡ
［３］が０１０１の場合偶数ビット算術論理演算部１２
の出力結果ＯＵＴ［０］は“Ｂ”、０００１であるとＡ
ＡＮＤ Ｂ、０１１１であるとＡ ＯＲ Ｂ、０１１
０であるとＡ［０］とＢ［０］とを排他的論理和した値
となる。
が“０”の状態で、演算制御信号μＡ［０］〜μＡ
［３］が０１０１の場合偶数ビット算術論理演算部１２
の出力結果ＯＵＴ［０］は“Ｂ”、０００１であるとＡ
ＡＮＤ Ｂ、０１１１であるとＡ ＯＲ Ｂ、０１１
０であるとＡ［０］とＢ［０］とを排他的論理和した値
となる。
【００５９】一方、キャリエンエーブル信号ＣＹｅｎが
“１”で、演算制御信号μＡ［０］〜μＡ［３］が０１
１０となって、積算を行なう場合を図３に基づいて説明
する。
“１”で、演算制御信号μＡ［０］〜μＡ［３］が０１
１０となって、積算を行なう場合を図３に基づいて説明
する。
【００６０】入力されたデータの偶数ビットＡ［０］、
Ｂ［０］が００であるとＭＵＸ０は“０”となる。
Ｂ［０］が００であるとＭＵＸ０は“０”となる。
【００６１】このときキャリＣＹｉｎ［０］が“０”で
あると前記ＮＯＲゲートＮＲ１２は、反転されたキャリ
エンエーブル信号／ＣＹｅｎ“０”と反転されたキャリ
／ＣＹｉｎ［０］“１”とをＮＯＲ演算して“０”を出
力する。
あると前記ＮＯＲゲートＮＲ１２は、反転されたキャリ
エンエーブル信号／ＣＹｅｎ“０”と反転されたキャリ
／ＣＹｉｎ［０］“１”とをＮＯＲ演算して“０”を出
力する。
【００６２】したがってエクスクルーシブオアゲートＸ
Ｒ１１は入力された信号がすべて“０”であるので
“０”を出力する。
Ｒ１１は入力された信号がすべて“０”であるので
“０”を出力する。
【００６３】一方、前記キャリＣＹｉｎ［０］が“１”
であると前記ＮＯＲゲートＮＲ１２は“１”を出力する
ので、エクスクルーシブオアゲートＸＲ１１は“１”を
出力することになる。
であると前記ＮＯＲゲートＮＲ１２は“１”を出力する
ので、エクスクルーシブオアゲートＸＲ１１は“１”を
出力することになる。
【００６４】このような方法に、図３に示したように、
キャリエンエーブル信号ＣＹｅｎが“１”であるとき、
入力された第１、第２データの偶数ビットＡ［０］、Ｂ
［０］および入力されたキャリＣＹｅｎ［０］の状態に
従いその結果が現れてある。
キャリエンエーブル信号ＣＹｅｎが“１”であるとき、
入力された第１、第２データの偶数ビットＡ［０］、Ｂ
［０］および入力されたキャリＣＹｅｎ［０］の状態に
従いその結果が現れてある。
【００６５】さらに、前記偶数ビットの算術論理演算部
１２において、減算動作、すなわちＡ−Ｂの場合、外部
からＢがＢに反転された後、最下位ビットのキャリが
“１”となり前記積算動作と同様な過程を行なう。
１２において、減算動作、すなわちＡ−Ｂの場合、外部
からＢがＢに反転された後、最下位ビットのキャリが
“１”となり前記積算動作と同様な過程を行なう。
【００６６】図１（Ｂ）に示した奇数ビットキャリ発生
部１３においては、入力された第１、第２データの反転
された奇数ビット／Ａ［１］、／Ｂ［１］と前段の偶数
ビットキャリ発生部１２から出力されたキャリＣＹｉｎ
［１］とを論理演算して反転されたキャリ／ＣＹｏｕｔ
［１］を出力する。
部１３においては、入力された第１、第２データの反転
された奇数ビット／Ａ［１］、／Ｂ［１］と前段の偶数
ビットキャリ発生部１２から出力されたキャリＣＹｉｎ
［１］とを論理演算して反転されたキャリ／ＣＹｏｕｔ
［１］を出力する。
【００６７】そして、奇数ビット算術論理演算部１４に
おいては、入力された第１、第２データの奇数ビットＡ
［１］、Ｂ［２］と該奇数ビットＡ［１］とＢ［１］が
インバータＩ１３、Ｉ１４で各々反転された信号／Ａ
［１］、／Ｂ［１］と主制御装置から出力された演算制
御信号μＡ［０］〜μＡ［３］とキャリエンエーブル信
号ＣＹｅｎと前段の偶数ビットキャリ発生部１２から出
力されたキャリＣＹｅｎ［１］とを、算術論理演算して
該結果ＯＵＴ［１］を出力する。
おいては、入力された第１、第２データの奇数ビットＡ
［１］、Ｂ［２］と該奇数ビットＡ［１］とＢ［１］が
インバータＩ１３、Ｉ１４で各々反転された信号／Ａ
［１］、／Ｂ［１］と主制御装置から出力された演算制
御信号μＡ［０］〜μＡ［３］とキャリエンエーブル信
号ＣＹｅｎと前段の偶数ビットキャリ発生部１２から出
力されたキャリＣＹｅｎ［１］とを、算術論理演算して
該結果ＯＵＴ［１］を出力する。
【００６８】前記奇数ビットキャリ発生部１３と奇数ビ
ット算術論理演算部１４との動作は、前記偶数ビットキ
ャリ発生部１１と偶数ビット算術論理演算部１２との動
作と同様なので、反復される説明は省略する。
ット算術論理演算部１４との動作は、前記偶数ビットキ
ャリ発生部１１と偶数ビット算術論理演算部１２との動
作と同様なので、反復される説明は省略する。
【００６９】さらに、図４に示したように、前記奇数ビ
ット算術論理演算セルと前記偶数ビット算術論理演算セ
ルとが交互に連結されてマルチビットの算術論理演算回
路が構成されている。
ット算術論理演算セルと前記偶数ビット算術論理演算セ
ルとが交互に連結されてマルチビットの算術論理演算回
路が構成されている。
【００７０】すなわち、最下位に偶数ビット算術論理演
算セルが位置し、次の段に奇数ビット算術論理演算セル
が位置する。
算セルが位置し、次の段に奇数ビット算術論理演算セル
が位置する。
【００７１】そして各セルに入力される第１、第２デー
タＡ、Ｂの該当するビットＡ［０］〜Ａ［ｎ］、Ｂ
［０］〜Ｂ［ｎ］がそれぞれ入力される。
タＡ、Ｂの該当するビットＡ［０］〜Ａ［ｎ］、Ｂ
［０］〜Ｂ［ｎ］がそれぞれ入力される。
【００７２】キャリエンエーブル信号ＣＹｅｎは、偶数
ビット算術論理演算セルには反転されて入力され、奇数
ビット算術論理演算セルには反転されずそのまま入力さ
れる。
ビット算術論理演算セルには反転されて入力され、奇数
ビット算術論理演算セルには反転されずそのまま入力さ
れる。
【００７３】また、最下位ビットの算術論理演算セルに
は反転されたキャリ／ＣＹｉｎ［０］が印加され、次の
算術論理演算セルには前段から発生されたキャリが入力
される。
は反転されたキャリ／ＣＹｉｎ［０］が印加され、次の
算術論理演算セルには前段から発生されたキャリが入力
される。
【００７４】また、演算制御信号μＡ［０］〜μＡ
［３］は共通に各算術論理演算セルに印加され、各セル
の出力値ＯＵＴ［０］〜ＯＵＴ［ｎ］は共通接続され
て、算術論理演算回路の出力値ＯＵＴ［０：ｎ］を形成
する。
［３］は共通に各算術論理演算セルに印加され、各セル
の出力値ＯＵＴ［０］〜ＯＵＴ［ｎ］は共通接続され
て、算術論理演算回路の出力値ＯＵＴ［０：ｎ］を形成
する。
【００７５】
【発明の効果】以上説明したように、本発明に係る算術
論理演算回路においては、キャリの発生時必要な論理ゲ
ートの数を最小化して論理ゲートによる伝播遅延（prop
agation delay ）を減らして高速の算術論理演算を可能
にし、チップの大きさを小さくすることができるという
効果がある。
論理演算回路においては、キャリの発生時必要な論理ゲ
ートの数を最小化して論理ゲートによる伝播遅延（prop
agation delay ）を減らして高速の算術論理演算を可能
にし、チップの大きさを小さくすることができるという
効果がある。
【図１】本発明に係る算術論理演算回路に使用されたセ
ルの構成図である。
ルの構成図である。
【図２】本発明に係る算術論理演算回路において演算制
御信号とキャリエンエーブル信号とにより出力された値
を示した図面である。
御信号とキャリエンエーブル信号とにより出力された値
を示した図面である。
【図３】本発明に係る算術論理演算回路において積算お
よび減算が行なわれる場合のデータの入出力関係を示し
た図面である。
よび減算が行なわれる場合のデータの入出力関係を示し
た図面である。
【図４】本発明に係る算術論理演算回路の構成を示した
図面である。
図面である。
【図５】従来の算術論理演算回路に使用されたセルの構
成図である。
成図である。
【図６】従来の算術論理演算回路の構成図である。
Claims (11)
- 【請求項１】 算術論理演算回路であって、 反転されて入力されたキャリ（carry ）と反転されて入
力されたキャリエンエーブル信号（carry enable）と演
算制御信号により入力された第１、第２データの偶数ビ
ットとを算術論理演算し、キャリを発生する偶数ビット
算術論理演算セル（cell）と、 入力されたキャリとキャリエンエーブル信号と演算制御
信号により入力された第１、第２データの奇数ビットと
を算術論理演算し、キャリを発生する奇数ビット算術論
理演算セルとを備えた、算術論理演算回路。 - 【請求項２】 前記偶数ビット算術論理演算セルは、 入力された第１、第２データの偶数ビットと反転されて
入力されたキャリとにより現在のセルでのキャリが発生
されるキャリ発生部と、 反転されて入力されたキャリと反転されて入力されたキ
ャリエンエーブル信号と演算制御信号により第１、第２
データの偶数ビットとを算術論理演算する偶数ビット算
術論理演算部とを備えた、請求項１記載の算術論理演算
回路。 - 【請求項３】 前記奇数ビット算術論理演算セルは、 入力されたキャリと反転されて入力された第１、第２デ
ータの奇数ビットとが入力されて現在のセルでキャリが
発生される奇数ビットキャリ発生部と、 入力されたキャリとキャリエンエーブル信号と演算制御
信号により入力された第１、第２データの奇数ビットと
を算術論理演算する奇数ビット算術論理演算部とを備え
た、請求項１記載の算術論理演算回路。 - 【請求項４】 前記偶数ビットキャリ発生部は、 入力された第１、第２データの偶数ビットをＮＯＲ演算
するＮＯＲゲートと、 入力された第１、第２データの偶数ビットをＮＡＮＤ演
算するＮＡＮＤゲートと、 第１、第２ＰＭＯＳトランジスタと第１、第２ＮＭＯＳ
トランジスタとが外部電圧と接地との間に直列に連結さ
れ、前記ＮＯＲゲートの出力信号は第１ＰＭＯＳトラン
ジスタのゲートに印加され、前記ＮＡＮＤゲートの出力
信号は第２ＮＭＯＳトランジスタのゲートに印加され、
反転されて入力されるキャリは第２ＰＭＯＳトランジス
タと第１ＮＭＯＳトランジスタとのゲートに共通に印加
され、また、外部電圧と接地との間に第３ＰＭＯＳトラ
ンジスタと第３ＮＭＯＳトランジスタとが直列に連結さ
れ前記ＮＡＮＤゲートの出力信号が第３ＰＭＯＳトラン
ジスタのゲートに印加され、前記ＮＯＲゲートの出力信
号が第３ＮＭＯＳトランジスタのゲートに印加され、か
つ、前記第２ＰＭＯＳトランジスタと第１ＮＭＯＳトラ
ンジスタとの接続点と、前記第３ＰＭＯＳトランジスタ
と第３ＮＭＯＳトランジスタとの接続点とが共通接続さ
れ該共通接続点でキャリが発生される請求項２記載の算
術論理演算回路。 - 【請求項５】 前記偶数ビット算術論理演算部は、 入力された第１データの偶数ビットおよび反転された前
記第１データの偶数ビットにより、外部から印加された
第１〜第４演算制御信号をそれぞれ伝送する並列に連結
された第１〜第４トランスミッションゲートと、 入力された第２データの偶数ビットおよび反転された前
記第２ビットの偶数ビットにより、前記第１〜第４トラ
ンスミッションゲートの出力信号をそれぞれ伝送する第
５〜第８トランスミッションゲートと、 反転されて入力されたキャリと反転されて入力されたキ
ャリエンエーブル信号とをＮＯＲ演算するＮＯＲゲート
と、 前記第５〜第８トランスミッションゲートの共通出力信
号と前記ＮＯＲゲートの出力信号とを排他的論理和演算
（Exclusive OR operation）して出力するエクスクルー
シブオアゲート（Exclusive OR gate ）とを含む、請求
項２記載の算術論理演算回路。 - 【請求項６】 前記奇数ビットキャリ発生部は、 前記偶数ビットキャリ発生部と同様に構成され、入力さ
れたキャリと反転されて入力された第１、第２データの
奇数ビットとにより反転されたキャリを出力する請求項
３記載の算術論理演算回路。 - 【請求項７】 前記奇数ビット算術論理演算部は、 前記偶数ビット算術論理演算部の第１〜第８トランスミ
ッションゲートと同様に構成される第９〜第１６トラン
スミッションゲートと、 キャリおよびキャリエンエーブル信号をＮＡＮＤ演算す
るＮＡＮＤゲートと、 共通入力された第１３〜第１６トランスミッションゲー
トの出力信号と前記ＮＡＮＤゲートの反転された出力信
号とを排他的論理和演算するエクスクルーシブオアゲー
トとを含む、請求項３記載の算術論理演算回路。 - 【請求項８】 前記第１〜第４トランスミッションゲー
トは、 第１データの偶数ビットが第１、第２トランスミッショ
ンゲートのＰＭＯＳトランジスタのゲートに各々印加さ
れ第３、第４トランスミッションゲートのＮＭＯＳトラ
ンジスタのゲートに各々印加され、また、第１データの
反転された偶数ビットは第１、第２トランスミッション
ゲートのＮＭＯＳトランジスタのゲートに各々印加され
第３、第４トランスミッションゲートのＰＭＯＳトラン
ジスタのゲートに各々印加されることにより、前記第１
〜第４演算制御信号をそれぞれ伝送する、請求項５記載
の算術論理演算回路。 - 【請求項９】 前記第５〜第８トランスミッションゲー
トは、 第２データの偶数ビットが第５、第７トランスミッショ
ンゲートのＰＭＯＳトランジスタのゲートに各々印加さ
れ第６、第８トランスミッションゲートのＮＭＯＳトラ
ンジスタのゲートに各々印加され、また第２データの反
転された偶数ビットが第５、第７トランスミッションゲ
ートのＮＭＯＳトランジスタのゲートに各々印加され第
６、第８トランスミッションゲートのＰＭＯＳトランジ
スタのゲートに各々印加されることにより、前記第１〜
第４トランスミッションゲートの出力信号をそれぞれ伝
送する、請求項５記載の算術論理演算回路。 - 【請求項１０】 前記第９〜第１２トランスミッション
ゲートは、 前記第１〜第４トランスミッションゲートと同様に構成
され、第１データの奇数ビットと第１データの反転され
た奇数ビットとにより第１〜第４演算制御信号をそれぞ
れ伝送する、請求項５記載の算術論理演算回路。 - 【請求項１１】 前記第１３〜第１６トランスミッショ
ンゲートは、 前記第５〜第８トランスミッションゲートと同様に構成
され、第２データの奇数ビットと第２データの反転され
た奇数ビットとにより前記第９〜第１２トランスミッシ
ョンゲートの出力信号をそれぞれ伝送する、請求項７記
載の算術論理演算回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P1583 | 1994-01-28 | ||
| KR1019940001583A KR960004572B1 (ko) | 1994-01-28 | 1994-01-28 | 산술연산 논리회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07261983A true JPH07261983A (ja) | 1995-10-13 |
| JP2849346B2 JP2849346B2 (ja) | 1999-01-20 |
Family
ID=19376410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012987A Expired - Fee Related JP2849346B2 (ja) | 1994-01-28 | 1995-01-30 | 算術論理演算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5726928A (ja) |
| JP (1) | JP2849346B2 (ja) |
| KR (1) | KR960004572B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002252863A1 (en) * | 2001-03-02 | 2002-09-19 | Atsana Semiconductor Corp. | An apparatus for controlling access in a data processor |
| US7255623B2 (en) * | 2001-03-28 | 2007-08-14 | Steven Davis | Self-stabilizing rotating toy |
| US11712637B1 (en) | 2018-03-23 | 2023-08-01 | Steven M. Hoffberg | Steerable disk or ball |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121325A (en) * | 1980-12-05 | 1982-07-28 | Rca Corp | Logic gate |
| JPS58213341A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| JPH04230521A (ja) * | 1990-12-29 | 1992-08-19 | Nec Corp | ビット反転演算器 |
| JPH05210483A (ja) * | 1991-11-29 | 1993-08-20 | Nec Corp | 算術論理演算方法と算術論理演算器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
| US4866658A (en) * | 1984-09-10 | 1989-09-12 | Raytheon Company | High speed full adder |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| EP0224656B1 (de) * | 1985-09-30 | 1992-12-30 | Siemens Aktiengesellschaft | Mehrstelliger Carry-Ripple-Addierer in CMOS-Technik mit zwei Typen von Addiererzellen |
| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
| US4989174A (en) * | 1988-10-27 | 1991-01-29 | Commodore Business Machines, Inc. | Fast gate and adder for microprocessor ALU |
| US4970677A (en) * | 1989-06-05 | 1990-11-13 | Harris Corporation | Full adder circuit with improved carry and sum logic gates |
-
1994
- 1994-01-28 KR KR1019940001583A patent/KR960004572B1/ko not_active IP Right Cessation
-
1995
- 1995-01-30 JP JP7012987A patent/JP2849346B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-03 US US08/624,205 patent/US5726928A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121325A (en) * | 1980-12-05 | 1982-07-28 | Rca Corp | Logic gate |
| JPS58213341A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| JPH04230521A (ja) * | 1990-12-29 | 1992-08-19 | Nec Corp | ビット反転演算器 |
| JPH05210483A (ja) * | 1991-11-29 | 1993-08-20 | Nec Corp | 算術論理演算方法と算術論理演算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950024434A (ko) | 1995-08-21 |
| KR960004572B1 (ko) | 1996-04-09 |
| US5726928A (en) | 1998-03-10 |
| JP2849346B2 (ja) | 1999-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0493835B1 (en) | An arithmetic operation unit having bit inversion function | |
| JPH0785221B2 (ja) | 補数化装置 | |
| US4831578A (en) | Binary adder | |
| US6505226B1 (en) | High speed parallel adder | |
| JP2849346B2 (ja) | 算術論理演算回路 | |
| JP3396720B2 (ja) | 部分積生成回路 | |
| JP3330236B2 (ja) | 加算回路およびキャリー選択回路 | |
| JPH03223918A (ja) | 出力回路 | |
| JPH0160856B2 (ja) | ||
| US6957245B2 (en) | Ultra-fast adder | |
| US4905179A (en) | CMOS cell for logic operations with fast carry | |
| US6711633B2 (en) | 4:2 compressor circuit for use in an arithmetic unit | |
| EP0646860B1 (en) | Full adder circuit | |
| US6223199B1 (en) | Method and apparatus for an N-NARY HPG gate | |
| US6219686B1 (en) | Method and apparatus for an N-NARY sum/HPG adder/subtractor gate | |
| US7085796B1 (en) | Dynamic adder with reduced logic | |
| US6219687B1 (en) | Method and apparatus for an N-nary Sum/HPG gate | |
| JP3351672B2 (ja) | 加算器 | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| JPS59123930A (ja) | 桁上げ信号発生器 | |
| US6216146B1 (en) | Method and apparatus for an N-nary adder gate | |
| JPS58213341A (ja) | 加算回路 | |
| KR950015178B1 (ko) | 캐리 체인형 가산기 | |
| KR100230399B1 (ko) | 입력값 특성을 이용한 덧셈기 | |
| JPS63193229A (ja) | 加算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981013 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |