KR950015178B1 - 캐리 체인형 가산기 - Google Patents

캐리 체인형 가산기 Download PDF

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Abstract

내용 없음.

Description

캐리 체인형 가산기
제1도는 종래의 전도 게이트형 가산기를 도시한 회로도.
제2a도는 본 발명의 캐리 체인형 가산기의 썸 스테이지(Sum Stage)를 도시한 회로도.
제2b도는 본 발명의 캐리 체인형 가산기의 캐리 스테이지(Carry Stage)를 도시한 회로도.
제3도는 종래의 전도 게이트형 가산기와 본 발명의 캐리 체인형 가산기의 특성을 비교한 특성 비교도.
* 도면의 주요부분에 대한 부호의 설명
21 : 익스클루시브-노아 케이트 22 : 익스클루시브-오아 게이트
23A,23B : 단위 비트 캐리 출력단
본 발명은 신호 처리 장치(Signal Processing System)에서 수행되는 연산동작 중의 하나인 덧셈 동작을 수행하는 가산기(Adder)에 관한 것으로, 특히 작은 면적을 차지하면서도 고속으로 동작하도록 캐리 체인(Carry Chain)을 사용하여 구현한 캐리 체인형 가산기에 관한 것이다.
일반적으로, 모든 연산 동작을 수행하는 데에는 전가산기(Full Adder)의 사용이 필수적이며, 가산기의 임계경로는 리플(Ripple)되는 캐리 딜레이이다.
기본적인 리플 캐리 가산기(Ripple Carry Adder)의 경우는 종래의 조합형 가산기(Combinational Adder)나 전달 게이트형 가산기(Transmission Gate Adder)를 로직으로 하는 캐리 리플 방식을 사용하였다.
그리고, 가산기의 임계경로에서 리플되는 캐리 딜레이(Carry Delay)를 줄이기 위해서는 캐리 예견 가산기(Carry Lookahead Adder)와 캐리 통과 가산기(Carry Skip Adder)와 캐리 선택 가산기(Carry Select Adder)등 여러가지 방식이 제안되었다. 그러나, 이러한 가산기들은 비트별로 캐리가 전달되는 리플 캐리 가산기의 단점을 보완하여 속도를 향상시키기 위해, 일정 비트를 모듈(Module) 단위로 하여 캐리를 전달시키기 때문에 리플 캐리 가산기보다 빠른 속도로 갖게되나, 이러한 가산기들은 리플 캐리 가산기에 사용되는 트랜지스터 수에 비해 상대적으로 2배 혹은 그 이상의 면적을 요구하게 된다.
따라서, 병렬 가산 동작이 여러단으로 병렬로 처리되는 경우나 누적동작이 여러단으로 병렬로 처리되는 경우와 같이 많은 양의 가산기의 사용되는 경우에서는 속도의 증가도 중요하지만 차지하는 면적도 무시할 수 없으므로, 적당한 속도를 유지하면서 면적도 작게 차지하는 가산기를 구현하는 것이 중요하다.
본 발명에서 제한한 가산기는 캐리 체인을 사용하여 구현한 가산기로서, 종래의 전달 게이트형 가산기보다 면적과 속도면에서 개선된 가산기이다.
이하, 첨부된 도면을 참조하여 신호처리 시스템에 사용되는 전가산기에 대해 상세히 설명하기로 한다.
우선, 전가산기의 덧셈 동작시에, 한 비트의 덧셈 동작이 실시되어 그 비트에 해당하는 합의 나머지인 썸(Sum)과 자리올림인 캐리(Carry)가 출력되는 것을 진리표에서 살펴보기로 한다.(여기서, Ai, Bi는 Ci는 이전 비트의 덧셈 동작에서 생성된 캐리, Si는 해당 비트에서 생성된 썸, Ci+1은 비트에서 생성된 캐리)
썸을 출력하는 썸 스테이지(Sum Stage)의 진리표는 다음과 같으며,
상기의 진리표에 의해 정의된 썸 스테이지의 논리식은
Si=(AiBi)·/Ci+ Ci
가 되고,
한편, 캐리를 출력하는 캐리 스테이지(Carry Stage)의 진리표는 다음과 같으며,
상기의 진리표에 의해 정의된 캐리 스테이지의 논리식은
Ci+1=Ai·Bi+(AiBi)·Ci
가 된다.
그리고, 상기에서 구해진 썸 스테이지와 캐리 스테이지의 논리식을 기본으로 하여 전가산기의 회로가 구현된다.
제1도는 상기의 썸과 캐리의 논리식을 기본으로 하여 설계된 종래의 전도게이트형 가산기를 도시한 회로도로서, 단일 비트에 대한 덧셈동작을 실시하여 썸과 캐리를 동시에 출력하는 가산기이다.
그 동작을 회로도를 참조하여 설명하면, 우선 입력인 Ai, Bi가 동일한 로직상태(00,11)을 가지고 있으면 노드들(N12,N13)이 각각 로직로우, 로직하이 상태를 갖게 되고, 서로 다른 로직상태(10,01)을 가지고 있으면 노드(N12)에는 입력 Ai, Bi의 익스클루시브-오아(Exclusive-OR) 연산된 결과가 출력되고, 노드(N13)에는 입력 Ai, Bi의 익스클루시브-노아(Exclusive-NOR) 연산된 결과가 출력된다.
이렇게 출력된 Ai, Bi의 익스클루시브-오아 및 익스클루시브-노아 연산된 결과들이 제1도에 도시된 전달 게이트들(T1,T2,T3,T4)의 게이트들에 각각 전달된 후, 상기 Ai, Bi의 익스클루시브-오아 및 익스클루시브-노아 연산된 결과들의 로직상태가 로직로우, 로직하이이면 Ai가 인버터(INV14)에 의해 반전된 값이 전달 게이트(T3)를 지나 인버터(INV13)에서 반전되어 캐리 출력(Ci+1)에 전달되게 되고, 상기 Ai, Bi의 익스클루시브-오아 및 익스클루시브-노아 연산된 결과들의 로직하이, 로직로우이면 이전 비트 동작에서 생성된 캐리 입력 Ci가 인버터(INV11)에 의해 반전된 값이 전달 게이트(T4)를 지나 인버터(INV13)에서 반전되어 캐리 출력(Ci+1)에 전달되게 된다.
또한 상기 Ai, Bi의 익스클루시브-오아 및 익스클루시브-노아 연산된 결과들의 로직 상태가 로직로우 및 로직하이이면 캐리 입력(Ci)가 인버터(INV11)에 의해 반전된 값이 전달 게이트(T1)을 지나 인버터(INV12)에서 반전되어 썸 출력(Si)에 전달되게 되고, 상기 Ai, Bi의 익스클루시브-오아 및 익스클루시브-노아 연산된 결과들의 로직 상태가 로직하이 및 로직로우이면 캐리 입력(Ci)가 전달 게이트(T2)를 지나 인버터(INV12)에서 반전되어 썸 출력(Si)에 전달되게 된다.
상기의 동작에 의해 상생된 썸 출력과 캐리 출력의 값은 위에서 제시한 진리표에 도시된 바와 동일하게 된다.
상기의 제1도에 도시된 전달 게이트형 가산기를 사용할 경우는 가산기를 구성하는 트랜지스터의 수가 최소한 24개가 되어야 하므로 차지하는 면적이 넓어지고, 각 비트당 리플 캐리 딜레이로 인해 동작 속도가 저조해지는 문제점이 존재하게 된다.
따라서, 본 발명에서는 캐리 체인을 사용하여 작은 면적을 차지하면서도 종래의 가산기보다 동작속도가 빨라진 캐리 체인형 가산기를 구현함으로써, 종래의 가산기가 가지고 있는 문제점을 개선하고자 하는 데에 그 목적이 있다.
제2a 내지 b도는 본 발명의 캐리 체인형 가산기를 도시한 회로도로서, 썸 스테이지와 캐리 체인 스테이지가 각각 따로 구성되어 있다.
제2a도는 본 발명의 캐리 체인형 가산기의 썸 스테이지를 도시한 것으로서, 비트값인 Ai, Bi를 입력으로 하며 4개의 트랜지스터(MSi,MS2,MS3,MS4)로 구성된 익스클루시브-노아(Exclusive-NOR) 게이트(21)의 출력단에 인버터(IVN1)을 연결하여 구성한 익스클루시브-오아(Exclusive-OR) 게이트(22)와, 캐리 체인 스테이지에서 출력된 캐리값/Ci와 상기 캐리값이 인버터(INV2)에 의해 반전된 신호에 따라 게이트가 제어되어 상기 익스클루시브-노아 게이트(21)나 익스클루시브-오아 게이트(22)에서 출력된 신호를 출력단(Si)에 선택적으로 전달하기 위한 패스 트랜지스터들(MS5,MS6)과, 상기 패스 트랜지스터에서 전달된 신호를 반전시켜 출력단(Si)로 전달하는 인버터(INV3)로 이루어져 있으며, 하나의 비트에 대해 각각 하나의 썸 스테이지가 대응된다.
입력된 Ai, Bi가 동일한 로직상태를 가지고 있을 때에는 익스클루시브-노아 게이트(21)의 출력노드(N21)은 로직하이 상태를 유지하고, 서로 다른 로직상태를 가지고 있을 때에는 출력노드(N21)은 로직로우 상태를 유지하게 되며, 그에따라 익스클루시브-오아 게이트(22)의 출력단(Pi)는 입력 Ai, Bi가 동일한 로직상태일 때는 로직로우 상태, 서로 다른 로직상태일 때는 로직하이를 갖게 된다.
이에 따라, 썸 스테이지의 출력단(Si)에는 전 비트 동작 후에 생성된 캐리값 /Ci가 로직하이 상태일 때는 패스 트랜지스터(MS5)가 턴-온되어 노드(N21)의 신호가 전달되고, 캐리값 /Ci가 로직로우 상태일 때는 패스 트랜지스터(MS6)가 턴-온되어 노드(Pi)의 신호가 전달되게 된다.
예를 들어, /Ci가 0(Ci는 1)인 상태에서 AL BI가 10 또는 01이면 Si는 0이 되며, /Ci가 1(Ci는 0)인 상태에서 Ai Bi가 11 또는 00이면 출력 Si는 0이 되고, Ai Bi가 10 또는 10 또는 01이면 Si는 1이 된다.
상기 썸 스테이지의 경우에 있어서, 최초의 썸 스테이지로 입력되는 /Ci는 로직하이인 "1"의 값으로 고정되어 있다.
제2b도는 본 발명의 캐리 체인형 가산기의 캐리 스테이지를 도시한 것으로서, 편의상 4비트를 한 모듈로 하여 4비트에 대한 캐리를 출력하도록 구성한 것을 도시하였으며, 캐리 스테이지의 한 모듈을 구성하는 비트의 수는 필요에 따라 증감시킬 수 있다.
제2b도에 도시된 회로도에서 Cin은 다른 캐리 스테이지의 출력이 전달된 것이고, Cout은 다른 캐리 스테이지의 입력으로 전달되게 된다.
캐리 스테이지로 입력된 Cin은 우선 트랜지스터(MC1,MC2)로 구성된 인버터에서 반전되어 캐리 스테이지의 첫번째 단위 비트 캐리 출력된(23A)으로 전달되게 되고, 캐리 스테이지의 마지막 단위 비트 캐리 출력단(23B)에서 출력되는 출력은 다시 트랜지스터들(MS3,MS4)로 구성된 인버터에서 반전된 Cout 상태로 외부에 전달되게 된다.
그 동작을 살펴보면, 전단의 캐리 스테이지에서 생성되어 입력된 캐리값 Cin가 첫번째 인버터에서 /C0로 반전되면 반전된 /C0는 제2a도에 도시된 썸 스테이지의 /C1로 전달되어 썸 스테이지 동작을 수행한 후, 그 비트에 해당하는 S0, P0 신호를 출력하고, P0 신호가 로직하이 상태이면 다음단인 /C1로 전달되고, /C0 신호가 /C1로 전달되지 않을 경우에는 /C1의 상태는 A0, B0 비트의 경우와 마찬가지로 이루어진다.
즉, 상기의 캐리 논리식에서 보듯이 입력 Ai 및 Bi가 AiㆍBi 이거나 (AiBi)ㆍCi인 경우에 캐리가 전달되므로, 패스 트랜지스터(MC5 내지 MC8)는 캐리가 반전된 값 /C0, /C1, /C2, /C3를 다음단으로 전달할 것인지를 AiBi인 Pi로 제어하고, 이때 트랜지스터 (MC9 내지 MC24)의 출력은 하이 임피던스(High impedance)상태가 되어 패스 트랜지스터를 통해 전달된 캐리값을 해당 캐리값으로 하게된다. 반면에 /(AiBi)의 경우에는 패스 트랜지스터(MC5 내지 MC8)은 턴-오프되고, 트랜지스터들(MC9 내지 MC24)은 입력 A0 내지 A3, B0 내지 B3에 의해 제어되고, Ai, Bi가 로직하이인 "1"일때에는 /Ci+1에 로직로우를 출력하고 로직로우인 "0"일때에는 /Ci+1에 로직하이를 출력하게 된다. 이렇게 얻어진 캐리값 /C0, /C1, /C2, /C3는 썸 스테이지의 캐리 제어신호로 전달되며, /C4는 반전되어 다음 캐리 스테이지의 입력으로 들어간다.
제3도는 종래의 전도 게이트형 가산기와 본 발명의 캐리 체인형 가산기의 특성을 비교한 특성 비교도로서, 하나의 전가산기를 종래의 전달 게이트형 가산기에서는 24개의 트랜지스터를 사용하여 구현하던 것을 본 발명에서는 약 18개의 트랜지스터만을 사용하여 구현할 수 있으므로 면적이 줄어들고, 20비트나 32비트의 가산기 동작을 실시한 후의 지연시간을 비교해 보면 본 발명의 가산기의 동작 속도가 종래에 비해 많은 비트 동작을 수행할 경우에 더욱 빨라짐을 알 수 있다.
이상 제2a도 내지 제3도에서 설명한 바와 같이 캐리 체인형 가산기를 사용하여 덧셈 동작을 실시하게 되면 캐리 스테이지를 체인으로 하여 캐리 전달시킨 지연을 감소시킴으로써, 동작 속도를 높일 수 있고, 썸스테이지를 익스클루시브-오아 로직 게이트와 2개의 패스 트랜지스터만으로 간단하게 구성할 수 있으며, 한 비트 캐리 스테이지를 제2b도에서 보듯이 패스트랜지스터 1개와 4개의 트랜지스터로 구현하여 캐리 스테이지를 구성하는 트랜지스터의 갯수를 최소로 줄임으로써, 종래의 전달 게이트와 가산기에 비해 가산기가 차지하는 면적을 감소시키는 효과를 얻을 수 있다.

Claims (3)

  1. 신호 처리 장치에서 수행되는 연산 동작 중의 하나인 덧셈 동작을 수행하는 가산기에 있어서, 전단의 캐리 스테이지에서 출력된 캐리(Cin)를 받아들여 반전시키는 제1인버터와, 비트입력(Ai,Bi)가 비트 입력이 익스클루시브-오아(Exclusive-OR) 연산을 하고 그 결과에 의하여 상기 반전된 캐리(/Ci)를 출력하도록 상기 인버터의 출력노드에 연결되어 가산될 데이타의 비트 수만큼의 단위 비트 캐리 출력단과, 상기의 가산될 데이타의 비트 수만큼의 단위 비트 캐리 출력단위 마지막 출력단에 접속되어 마지막 단위 비트 캐리 출력단의 출력을 반전시켜 다른 캐리 스테이지의 입력으로 들어가는 캐리(Cout)로 출력하는 제2인버터를 갖는 캐리 스테이지(Carry Stage)와, 상기 캐리 스테이지에서 출력된 캐리와 덧셈하고자 하는 데이타의 해당 비트입력(Ai,Bi)을 입력으로 하여 각 비트의 덧셈 동작 후의 나머지인 썸(Sun)(Si)을 각각 출력하기 위하여, 상기 가산될 데이타들의 해당 비트 입력(Ai,Bi)을 받아들여 익스클루시브-노아(Exclusive-NOR)연산하기 위한 익스클루시브-오아 게이트와, 상기 익스클루시브-노아 게이트의 출력을 반전시키는 제3인버터와, 상기의 캐리 스테이지의 해당 단위 비트 캐리 출력단으로부터의 해당 캐리 신호에 의하여 상기 익스클루시브 게이트의 출력을 캐리신호로서 썸 출력단(Si)쪽으로 전송하기 위한 제1패스 트랜지스터와, 상기의 캐리 스테이지의 해당 단위 비트 캐리 출력단으로부터의 해당 캐리 신호에 의하여 상기 제1패스 트랜지스터와 상기 보완적으로 구동되어 상기 인버터로부터의 반전된 익스클루시브-노아 게이트의 출력을 캐리신호로서 썸 출력단(Si)쪽으로 전송하기 위한 제2패스 트랜지스터를 각각 갖는 가산될 데이타들의 비트 수만큼의 썸 스테이지로 이루어지는 것을 특징으로 하는 캐리 체인형 가산기.
  2. 제1항에 있어서, 상기 단위 비트 캐리 출력단은, 드레인이 전단의 반전된 캐리 출력(/Ci)에 연결되고, 게이트는 더하고자 하는 2개의 비트 입력(Ai,Bi)을 익스클루시브-오아시킨 신호에 의해 제어되어, 상기 전단의 반전된 캐리 출력을 다음의 썸 스테이지쪽으로 전달하는 제3패스 트랜지스터와, 직렬로 연결되어, 각각의 게이트가 2개의 비트 입력(Ai,Bi)에 의해 제어되며, 다음 비트의 썸 스테이지에 입력으로 들어가는 반전된 캐리 출력노드(/Ci+1)에 전하를 공급해 주는 제1, 제2트랜지스터와, 직렬로 연결되어, 각각의 게이트가 2개의 비트 입력(Ai,Bi)에 의해 제어되며, 다음 비트의 썸 스테이지에 입력으로 들어가는 반전된 캐리 출력노드(/Ci+1)의 전하를 방전하는 제3, 제4트랜지스터로 구성되는 것을 특징으로 하는 캐리 체인형 가산기.
  3. 제1항에 있어서, 상기 익스클루시브-오아 게이트는, 게이트는 비트 입력 Ai에 의해 제어되며, 소오스로는 전원전압이 인가되는 제3트랜지스터와, 소오스는 상기 제3트랜지스터의 드레인에 접속되며, 게이트는 비트 입력 Bi에 의해 제어되고, 드레인은 상기 제3인버터와 접속된 노드(N21)인 제4트랜지스터와, 드레인은 상기 제4트랜지스터의 드레인인 노드(N21)에 접속되고, 게이트는 상기 비트 입력(Ai)에 의해 제어되며, 소오스로는 비트 입력(Bi)가 인가되는 제5트랜지스터와, 드레인은 상기 제4트랜지스터의 드레인인 노드(N21)에 접속되고, 게이트는 상기 비트 입력(Bi)에 의해 제어되며, 소오스로는 비트 입력(Ai)가 인가되는 제6트랜지스터로 구성되는 것을 특징으로 하는 캐리 체인형 가산기.
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