KR0144416B1

KR0144416B1 - 전 가산기

Info

Publication number: KR0144416B1
Application number: KR1019940000970A
Authority: KR
Inventors: 안문원
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1994-01-19
Filing date: 1994-01-19
Publication date: 1998-08-17
Also published as: KR950024063A

Abstract

본 발명은 연산 논리장치에 사용되는 전 가산기에 관한 것으로, 단지 두 개의 반전 게이트와 네 개의 PMOS형 트랜지스터와 세 개의 NMOS형 트랜지스터만으로 가산기를 구현하여 입력이 출력으로 직접적으로 사용되도록 함으로써, 래이아웃시에 차지하는 면적을 줄일 뿐만 아니라, 동작 속도 또한 빠르게 한 전 가산기에 관한 기술이다.

Description

전 가산기

제1도는 종래의 전 가산기의 한예를 도시한 회로도.

제2도는 본 발명의 전 가산기의 [실시예]를 도시한 회로도.

본 발명은 연산 논리장치(ALU:Arithmetic and Logic Unit)를 구현하는데 사용되는 전 가산기(full adder)에 관한 것이다.

일반적으로 가산기는 입력 데이터로 표현되는 수의 합을 출력 데이터로 표현하는 기구이며 특히, 세 개의 입력 단자와 두 개의 출력 단자를 가지고 있으며 입력되는 두 개의 연산수와 하위에서의 자리 올림수 하나를 합하여 합과 상위로의 자리 올림수로 출력하는 것을 전 가산기라 한다.

제1도는 종래의 전 가산기의 한예를 도시한 것으로, 아래에 도시된 진리표를 참조하여 그 동작과 구성을 설명하기로 한다.

제1도의 전 가산기는 상기 진리표에 도시된 바와 같이 세 개의 단자로 입력(X,Y,Z)를 받아들여 덧셈, 계산을 한 다음, 합(S)과 자리 올림수인 캐리(C)로 각각 그 결과를 출력한다.

상기 진리표를 참조하여 구한 합(S)과 캐리(C)의 논리식은 아래와 같다.

제1도의 전 가산기는 상기의 합(S)과 캐리(C)의 논리식을 기본으로 하여 구현한 것으로, 합(S)은 두 입력X,Y를 익스클루시브-오아 게이트(exclusive-OR gate)(EOR1)로 조합한 다음에 그 결과를 다시 입력 X와 익스클루시브-오아 게이트(EOR2)로 조합하여 구하고, 캐리(C)는 두 입력 X, Y를 익스클루시브-오아 게이트(EOR1)로 조합한 결과를 입력 Z와 앤드 게이트 (AND gate)(AND1)로 논리곱하고 두 입력 X,Y를 앤드 게이트(AND2)로 논리곱하여 각각의 결과를 오아 게이트(OR gate)(OR1)로 논리합 한 것이다.

제1도와 같은 구조의 전 가산기는, 캐리(C)와 합(S)을 출력하는데에 두 개의 익스클루시브-오아 게이트(2*6=12)와 두 개의 앤드 게이트(2*6=12)와 하나의 오아 게이트(1*6=6)를 사용함으로써, 전체 30개(12 12 6)의 트랜지스터로 회로를 구현해야 하므로 래이아웃 시에 차지하는 면적이 크고, 많은 수의 트랜지스터가 회로 동작에 관여하므로 동작 속도 또한 느린 단점이 있다.

따라서, 본 발명에서는 입력 Y와 X를 캐리(C)와 합(S)을 출력하는데 직접적으로 이용하도록 가산기를 구연함으로써, 래이아웃시에 차지하는 면적을 줄일 뿐만 아니라, 동작 속도를 빠르게 하는데에 그 목적이 있다.

제2도는 본 발명의 전 가산기의 [실시예]를 도시한 것으로, 제1도에서와는 달리 단지 두 개의 반전 게이트(11,12)와 내 개의 피모스 트랜지스터(PM1-PM4)와 세 개의 엔모스 트랜지스터(NM1-NM3)만으로 구성되어 상기에 도시한 진리표와 같은 입력에서 동일한 결과를 출력하게 된다.

제2도에 도시된 전 가산기의 동작을 진리표와 제2도를 참조하여 동시에 설명하기로 한다.

첫 번째로, 제1입력 X와 제2입력 Y가 둘 다 로직 로우(0) 상태인 경우에서 제1,2 피모스 트랜지스터(PM1,PM2)가 턴-온(trrn-on)되어 노드(N1)이 로직 로우(0) 상태를 갖게 되면, 제3,4 피모스 트랜지스터(PM3,PM4) 또한 턴-온 되어 캐리(C)에는 제2입력 Y의 로직 상태가 전달되고, 합(S)에는 제3입력Z의 로직 상태가 전달된다.

두 번째로, 제1입력 X와 제2입력 Y가 둘 다 로직 하이(1)상태인 경우에서 제1엔모스 트랜지스터(NM1)가 턴-온되면 제1노드(N1)는 또 로직로우(0) 상태를 갖게 되고, 마찬가지로 제3, 4피모스 트랜지스터(PM3,PM4) 또한 턴-온되어 캐리(C)에는 제2입력 Y의 로직 상태가 전달되고, 합(S)에는 제3입력 Z의 로직 상태가 전달된다.

세 번째로, 제1입력 X는 로직로우(0)이고 제2입력 Y는 로직하이(1)인 경우에서 제1엔모스 트랜지스터(NM1) 및 제2피모스 트랜지스터(PM2)가 턴-온 되면 제1노드(N1)는 로직하이(1)상태를 갖게 되고, 이에 따라 제2,3엔모스 트랜지스터(NM2,NM3)가 턴-온 되어 캐리(C)에는 제3입력 Z의 로직 상태가 전달되고, 합(S)에는 제3입력 Z의 반전된 로직 상태가 전달된다.

즉, 캐리(C)와 합(S)은 서로 보족(complement) 관계에 있게 된다.

네 번째로, 제1입력 X는 로직하이(1)이고 제2입력 Y는 로직로우(0)인 경우에서 제1피모스 트랜지스터(PM1)만 턴-온 되면 제1노드(N1)는 로직하이(1)상태를 갖게 되고, 이에 따라 제2,3엔모스 트랜지스터(NM2,NM3)가 턴-온되어 상기 세 번째 경우의 결과가 마찬가지로 캐리(C)에는 제3입력 Z의 로직 상태가 전달되고, 합(S)에는 제3입력 Z의 반전된 로직 상태가 전달된다.

상기에서 설명한 본 발명의 전 가산기를 사용하게 되면, 제2입력 Y와 제3입력 Z를 합(S)과 캐리(C)로 적절하게 연산의 결과를 출력할 수 있도록 단지 11개의 트랜지스터로 가산기를 구현하였으므로 회로의 구조가 간단하여 래이아웃 면적이 감소될 뿐만 아니라, 동작 속도 또한 향상되는 효과를 얻게 된다.

Claims

연산 논리장치에 사용되는 전 가산기에 있어서, 제1입력(X)을 반전시키는 제1반전 게이트(Ⅰ1)와; 드레인은 상기 제1반전 게이트(Ⅰ1)의 출력노드에 접속되고 게이트로는 제2입력(Y)이 인가되며 소오스가 제1노드(N1)에 접속된 제1엔모스 트랜지스터(NM1)와; 드레인은 상기 제1입력(X)에 연결되고 게이트로는 상기 제2입력(Y)이 인가되며 소오스는 제1노드(N1)에 접속된 제1피모스 트랜지스터(PM1)와; 드레인은 상기 제2입력(Y)에 연결되고 게이트로는 상기 제1입력(X)이 인가되며 소오스는 제1노드(N1)에 접속된 제2피모스 트랜지스터(PM2)와; 드레인은 상기 제2입력(Y)에 연결되고 게이트는 상기 제1노드(N1)에 접속되며 소오스는 출력단 캐리(C)에 연결된 제3피모스 트랜지스터(PM3)와; 드레인은 상기 출력단 캐리(C)에 연결되고 게이트는 상기 제1노드(N1)에 접속되며 소오스는 제2노드(N2)에 접속된 제2엔모스 트랜지스터(NM2)와; 드레인은 제3입력(Z)에 연결되고 게이트는 상기 제1노드(N1)에 접속되며 소오스는 상기 제2노드(N2)에 연결된 제3엔모스 트랜지스터(NM3)와; 드레인은 상기 제3입력(Z)에 연결되고 게이트는 상기 제1노드(N1)에 접속되며 소오스는 출력단 합(S)에 연결된 제4피모스 트랜지스터(PM4)와; 상기 제2노드(N2)와 출력단 합(S) 사이에 접속되며 제2노드(N2)의 논리 상태를 반전시키는 제2반전 게이트(Ⅰ2)를 포함하는 것을 특징으로 하는 전 가산기.