KR0179157B1 - 가산기의 캐리 연산 회로 - Google Patents

Abstract

본 발명은 가산기의 캐리 연산회로에 관한 것으로, 특히 캐리(Carry)의 고속연산에 적당하도록 한 가산기의 캐리 연산회로에 관한 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 가산기의 캐리 연산회로는 가산기의 캐리를 발생히는 회로에 있어서, 하이신호를 출력하는 제1피모스 트랜지스터와, 복수개의 앤모스 트랜지스터들로 구성되고, 상기 2개 이사의 앤모스 트랜지스터들의 저항의 합산값이 상기 제1피모스 트랜지스터의 저항값보다 작아 2개 이상의 하이신호가 입력될때에만 상기 제1피모스 트랜지스터에서 출력하는 하이신호를 그라운드로 전달하는 제2트랜지스터부와 상기 제1피모스 트랜지스터의 출력단의 신호를 반전시키는 인버터를 포함하여 이루어지는 것을 특징으로 한다.

따라서, 본 발명의 캐리 연산회로는 연산로직을 스위칭 저항모델로 설계함으로서 연산속도를 향상시키고 하드웨어의 크기를 줄이며, 특히 입력비트가 많거나 캐리가 프로파게이션(Propagation)되는 연산에 큰 효과가 있다.

Description

가산기의 캐리 연산회로

제1도는 종래기술에 따른 가산기의 캐리 연산회로를 나타낸 회로도.

제2도는 종래기술에 따른 가산기의 캐리 연산회로의 진리표.

제3도는 본 발명에 따른 가산기의 캐리 연산회로를 나타낸 회로도.

제4도는 본 발명에 임버터의 상태 변화를 나타낸 그래프.

* 도면의 주요부분에 대한 부호의 설명

11 : 제1피모스 트랜지스터 12 : 제1앤모스 트랜지스터

13 : 제1인버터 14 : 제2피모스 트랜지스터

15 : 제2앤모스 트랜지스터 16 : 제2인버터

본 발명은 가산기의 캐리 연산회로에 관한 것으로, 특히 캐리(Carry)의 고속연산에 적당하도록 한 가산기의 캐리 연산회로에 관한 것이다.

일반적으로 가산기(Adder)는 둘 이상의 변수를 입력으로 가지며 그 합을 출력하는 회로 또는 장치로써, 컴퓨터의 기본 요소이며 논리대수에 따라 동작하도록 만든 반도체의 논리소자를 사용하여 구성된다.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 가산기의 캐리 연산회로를 설명하면 다음과 같다.

제1도(a)는 종래기술에 따른 가산기의 2입력 캐리 연산회로를 나타낸 회로도로써, X,Y의 두 입력을 받아 논리곱으로 연산하여 출력하는 제1앤드 게이트(1)로 이루어지며, 제1도(b)는 종래기술에 따른 가산기의 3입력 캐리 연산회로를 나타낸 회로도로써, X,Y의 두 입력을 받아 논리곱으로 연산하여 출력하는 제2앤드 게이트(2)와, X,Y의 두 입력을 받아 논리곱으로 연산하여 출력하는 제3앤드 게이트(3)와, X,Y의 두 입력을 받아 논리곱으로 연산하여 출력하는 제4앤드 게이트(4)와, 상기 제2, 제3 및 제4앤드 게이트(2,3,4)의 출력을 받아 논리곱으로 연산하여 출력하는 3입력 오아게이트(5)로 구성된다.

상기와 같이 구성된 종래 기술에 따른 동작은 먼저 2입력 캐리 연산회로의 경우, 제2도(a)에 도시된 바와 같이, C = XY로 나타나는 캐리 연산식에 의해서 X, Y가 모두 하이일 경우에 한해서 출력이 하이로 나타나며, 나머지 3가지의 경우는 모두 로우의 출력이 나타난다.

그리고 3입력 캐리 연산회로의 경우 제2도 (b)와 같이 C-XY + XZ + YZ로 나타나는 캐리 연산식에 의해서 X, Y, Z중 2입력 이상이 하이인 경우에 한해서 출력이 하이로 나타나며, 나머지의 경우는 출력모드가 로우로 나타난다.

상술한 바와 같이 종래 기술에 따른 가산기의 캐리 연산회로는 3입력 이상의 캐리 연산이 필요한 경우, 연산에 필요한 로직이 기하급수적으로 증가하게 되므로 전체 기능에 있어서 하드웨어의 크기가 커지며, 연산속도가 감소하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 일정 임계전압을 갖는 소수의 모스트랜지스터로 캐리 연산회로를 구성하여 캐리의 고속 연산에 적당하도록 한 가산기의 캐리 연산회로를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 가산기의 캐리 연산회로는 가산기의 캐리를 발생하는 회로에 있어서, 가산기의 캐리를 발생하는 회로에 있어서, 하이신호를 출력하는 제1피모스 트랜지스터와, 복수개의 앤모스 트랜지스터들로 구성되고, 상기 2개 이사의 앤모스 트랜지스터들의 저항의 합산값이 상기 제1피모스 트랜지스터의 저항값보다 작아 2개 이상의 하이신호가 입력될때에만 상기 제1피모스 트랜지스터에서 출력하는 하이신호를 그라운드로 전달하는 제2트랜지스터부와, 상기 제1피모스 트랜지스터의 출력단의 신호를 반전시키는 인버터를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 가산기의 캐리 연산회로를 설명하면 다음과 같다.

제3도(a)는 본 발명에 따른 가산기의 2입력 캐리 연산회로를 나타낸 회로도로써, 드레시홀드 전압(threshold voltage)에 의해 0.75G가 셋팅되어 그라운드 입력에 의해 전원전압(Vcc)을 공급하는 제1피모스 트랜지스터(11)와, 드레시홀드 전압에 의해 0.5G가 셋팅되어 X, Y의 입력상태에 따라 상기 제1피모스 트랜지스터(11)의 드레인 출력을 그라운드로 전달하는 2개로 병렬 구성된 제1앤모스 트랜지스터(12)와, 상기 제1피모스 트랜지스터(11)의 드레인 출력을 반전시키는 제1인버터(13)로 이루어지며, 제3도(b)는 본 발명에 따른 가산기의 3입력 캐리 연산회로를 나타낸 회로도로써, 드레시 홀드 전압에 의해 1.5G가 셋팅되어 그라운드 입력에 의해 전원전압(Vcc)을 공급하는 제2 피모스 트랜지스터(14)와, 드레시 홀드 전압에 의하 1G가 셋팅되어 X, Y, Z의 입력상태에 따라 상기 제2 피모스 트랜지스터(14)의 드레인 출력을 그라운드로 전달하는 3개로 병렬 구성된 제2앤모스 트랜지스터(15)와, 상기 제2피모스 트랜지스터(14)의 드레인 출력을 반전시키는 제2인버터(16)로 이루어진다.

상기와 같이 구성된 본 발명에 따른 동작은 먼저 2입력 캐리연산의 경우, 그라운드 입력에 제1피모스 트랜지스터(11)의 드레인에 하이가 출력된다.

이때, X Y입력이 모드 로우이면 제1앤모스 트랜지스터부(12)가 모두 부동작하여 상기 드레인 출력 하이가 제1인버터(13)에 의해 반전으로 로우로 출력된다.

이어, X, Y입력중 하나가 하이이면, 상기 제1앤모스 트랜지스터부(12)의 한 트랜지스터가 동작되지만, 제1피모스 트랜지스터(11)의 0.75G가 상기 제1앤모스 트랜지스터(12)의 0.5G보다 크기 때문에 상기 드레인의 하이신호가 그라운드로 전달되지 못하고 상기 제1인버터(13)에 반전되어 로우로 출력된다.

여기서, 상기 제1인버터(13)의 동작은 제4도와 같이, 나타나는데, 입력이 영역 a영역에 있으면, 출력은 하이가 되고, 입력이 b영역에 있으면, 로우가 되지만 c영역은 천이영역이므로 설계시 트랜지스터의 W/L(Widhh Length)을 조정하여 a와 b영역에서 저항의 영향을 받지 않도록 한다.

또한 상기 제1피모스 트랜지스터(11)의 0.75G와 제1앤모스 트랜지스터부(12)의 0.5G는 컨덕턴스(conductance)값으로 저항의 역수를 나타낸 것으로 0.75G가 0.5 G보다 저항이 작다.

그리고 X, Y 입력이 모두 하이이면 상기 제1앤모스 트랜지스터(12)의 두 트랜지스터가 모두 동작되어 병렬로써 컨덕턴스 값 0.5G와 0.5G가 합해지고, 이로인해 상기 제1피모스 트랜지스터(11)의 저항보다 작아지므로 상기 드레인 출력의 하이가 그라운드로 출력된다.

그리하여 제1인버터(13)의 전단을 로우가 되어 출력으로 하이가 나타난다.

한편, 3입력 캐리 연산의 경우는 그라운드 입력에 의해 제2피모스 트랜지스터(14)의 드레인에 하이가 출력된다.

이때, X, Y, Z입력이 모두 로우이면 제2앤모스 트랜지스터부(15)가 모두 부동작되어 상기 드레인 출력 하이가 제2인버터(16)에 의한 반전으로 로우로 출력된다.

이어, X, Y, Z입력중 하나만 하이이면 제2앤모스 트랜지스터부(15)의 한 트랜지스터가 동작되지만 제2피모스 트랜지스터(14)의 1.5G가 상기 한 트랜지스터의 제1G보다 크기 때문에 상기 드레인의 하이신호가 그라운드로 전달되지 못하고, 상기 제2인버터(16)에 의해 반전되어 로우로 출력된다.

여기서, 상기 제2인버터(16)이 동작은 제4도와 같이, 2입력 캐리의 경우와 동일하다.

또한, 상기 제2피모스 트랜지스터(14)의 1.5G와 제2앤모스 트랜지스터부(15)의 1G는 컨덕턴스값으로 저항의 역수를 나타낸 것이므로 1.5G가 1G보다 저항이 작다.

그리고 X, Y, Z입력중 둘 이상이 하이이면 상기 제2앤모스 트랜지스터(15)의 두 트랜지스터 이상이 동작되어 병렬로써 컨덕턴스 값 1G와 1G 또는 1G와, 1G와 1G가 합해지고 이로 인해, 상기 제2앤모스 트랜지스터(15)의 저항이 상기 제2피모스 트랜지스터(14)의 저항값보다 작아지므로 상기 드레인 출력이 하이가 그라운드로 출력된다.

그리하여 제1인버터(16)의 전단은 로우가 되어 출력으로 하이가 나타난다.

상술한 바와 같이 본 발명에 따른 가산기의 캐리 연산회로는 연산로직을 스위칭 저항 모델로 설계함으로써, 연산속도를 향상시키고 하드웨어의 크기를 줄이며, 특히 입력비트 가 많거나 캐리가 프로파게이션(propagation)되는 연산에서 큰 효과가 있다.

Claims (2)

1. 가산기의 캐리를 발생하는 회로에 있어서, 하이신호를 출력하는 제1피모스 트랜지스터와, 복수개의 앤모스 트랜지스터들로 구성되고, 상기 2개 이상의 앤모스 트랜지스터들의 저항의 합산값이 상기 제1피모스 트랜지스터의 저항값보다 작아 2개 이상의 하이신호가 입력될때에만 상기 제1피모스 트랜지스터에서 출력하는 하이신호를 그라운드로 전달하는 제2트랜지스터부와, 상기 제1피모스 트랜지스터의 출력단의 신호를 반전시키는 인버터를 포함하여 이루어지는 것을 특징으로 하는 가산기의 캐리 연산회로.
2. 제1항에 있어서, 상기 인버터는 2.3∼2.7V를 중심으로하여 이상적으로 반전시킴을 특징으로 하는 가산기의 캐리 연산회로.