KR930005748B1

KR930005748B1 - 전가산기 회로

Info

Publication number: KR930005748B1
Application number: KR1019900006650A
Authority: KR
Inventors: 홍윤식
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-05-10
Filing date: 1990-05-10
Publication date: 1993-06-24
Also published as: KR910021028A

Abstract

내용 없음.

Description

전가산기 회로

제1도는 종래 전가산기 논리회로도.

제2도는 일반적인 전가산기 논리진리표.

제3도는 본 발명에 따른 익스클루시브오아게이트 회로도.

제4도는 본 발명에 따른 전가산기 회로도.

* 도면의 주요부분에 대한 부호의 설명

I1,I2,I11-I15 : 인버터 N1-N3,N11-N14 : 엔모스트랜지스터

P1-P3,P11-P14 : 피모스트랜지스터

T1,T11-T14 : 트랜스미션게이트

XOR1 : 익스클루시브오아게이트

본 발명은 전가산기(FULL ADDER) 논리소자의 집적회로에 관한 것으로, 특히 트랜스미션게이트 익스클루시브오아게이트(TRANSMISSION GATE EXCLUSIVE OR GATE)를 사용한 전가산기 회로에 있어서, 논리회로 설계시 전달지연시간을 단축시킬 수 있으며, 칩의 레이아웃(LAYOUT)시 회로의 규칙성으로 인해 신뢰도를 높일 수 있도록 한 전가산기 회로에 관한 것이다.

종래의 전가산기 회로를 첨부된 도면을 참조해 설명하면 다음과 같다.

제1도는 종래의 전가산기 논리회로도로서, 이에 도시된 바와 같이 입력(A), (B) 및 앞단의 캐리(CARRY)신호(C)를 오아링하는 오아게이트(OR1)와, 상기 세입력(A), (B), (C)을 앤드화하는 앤드게이트(AND1)와, 상기 입력(A), (B)을 오아링하는 오아게이트(OR2)와, 상기 입력(A), (B)을 앤드화하는 앤드게이트(AND2)와, 상기 캐리입력(C)과 상기 오아게이트(OR2)의 출력을 앤드화하는 앤드게이트(AND4)와, 그 앤드게이트(AND4)의 출력과 상기 앤드게이트(AND2)의 출력을 노아링하는 노아게이트(NOR2)와, 그 노아게이트(NOR2)의 출력을 반전시켜 캐리(CARRY)신호로 출력하는 인버터(I2)와, 상기 오아게이트(OR1)의 출력과 상기 노아게이트(NOR2)의 출력을 앤드화하는 앤드게이트(AND3)와, 그 앤드게이트(AND3)의 출력과 상기 앤드게이트(AND1)의 출력을 노아링하는 노아게이트(NOR1)와, 그 노아게이트(NOR1)의 출력을 반전시켜 합(SUM)출력을 하는 인버터(I1)로 구성되었다.

이와 같이 구성된 종래 전가산기 회로의 작용 및 문제점을 설명하면 다음과 같다.

제2도는 전가산기 회로의 진리표로서, 두 입력(A), (B) 및 앞단의 캐리신호(C)가 모두 논리레벨 저전위("O")일 경우 세입력(A), (B), (C)을 오아링하는 오아게이트(OR1)의 출력은 저전위, 앤드게이트(AND1)의 출력도 저전위, 두 입력(A), (B)을 오아링하는 오아게이트(OR2)의 출력은 저전위, 앤드게이트(AND2)의 출력도 저전위가 되어, 상기 오아게이트(OR2)의 저전위 출력과 상기 캐리입력(C)을 앤드화하는 앤드게이트(AND4)의 출력이 저전위가 되고, 이 앤드게이트(AND4)의 저전위 출력과 상기 앤드게이트(AND2)의 저전위 출력을 노아링하는 노아게이트(NOR2)의 출력은 고전위가 되어 인버터(I2)를 통해 반전되므로 캐리(CARRY)출력은 저전위("O")가 되며, 상기 오아게이트(OR1)의 저전위 출력과 상기 노아게이트(NOR2)의 고전위 출력을 앤드화하는 앤드게이트(AND3)의 출력은 저전위가 되고, 그 저전위 출력과 앤드게이트(AND1)이 저전위 출력을 노아링하는 노아게이트(NOR1)의 출력이 고전위가 되어 인버터(I1)를 통해 반전되므로 합(SUM)출력은 저전위("O")가 된다. 즉, 주입력(A), (B) 및 앞단의 캐리신호(C) 입력이 모두 저전위("O")일 경우에 합(SUM)출력 및 캐리(CARRY)출력은 모두 저전위("O")가 된다. 이와 같은 과정으로 합(SUM) 및 캐리(CARRY)출력을 상기 제2도에 도시한 전가산기 회로의 진리표와 같이 얻을 수 있다.

그러나, 이와 같은 종래의 전가산기 회로에 있어서는 합(SUM) 및 캐리 출력의 전달지연시간이 서로 다르며, 특히 합의 논리값을 얻기 위해서는 캐리값이 얻어져야만 가능하기 때문에 n-비트 전가산기 회로를 구성할 경우에 캐리신호의 전달지연으로 인한 문제점이 심각해지며, 종래의 전가산기 회로는 칩의 레이아웃(LAYOUT)시 규칙성이 고려되지 않아 기술적인 문제점으로 신뢰성이 떨어지는 단점이 있다.

본 발명은 이와 같은 문제점을 해소시키고자 트랜스미션게이트 익스클루시브오아게이트를 이용하여 합(SUM)과 캐리(CARRY)출력의 전달지연시간을 같도록 하고, 합출력을 위한 회로부와 캐리출력을 위한 회로부를 거의 같은 구성으로 하여 칩의 레이아웃시 규칙성이 있도록 구성한 전가산기 회로를 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.

제3도는 본 발명에 사용되는 트랜스미션게이트 익스클루시브오아게이트 회로도로서, 이에 도시한 바와 같이 하나의 입력(A)를 트랜스미션게이트(T1)의 피모스트랜지스터(P3) 게이트에 인가함과 아울러 피모스트랜지스터(P1)와 엔모스트랜지스터(N1)의 직렬연결로 된 인버터(I1)이 입력단자에 인가하고, 또한 그 입력(A)을 피모스트랜지스터(P2) 및 엔모스트랜지스터(N2)의 직렬연결된 인버터(I2)의 피모스트랜지스터(P2) 소오스에 인가하며, 또 하나의 입력(B)을 상기 인버터(I2)의 입력단자에 인가함과 아울러 상기 트랜스미션게이트(T1)의 입력단자인 피모스트랜지스터(P3)의 소오스 및 엔모스트랜지스터(N3)의 소오스에 인가하며, 상기 인버터(I1)의 출력단자를 상기 트랜스미션게이트(T1)의 엔모스트랜지스터(N3) 게이트 및 상기 인버터(I2)의 엔모스트랜지스터(N2) 소오스에 공통접속하고, 상기 인버터(I2)의 출력단자를 상기 트랜스미션게이트(T1)의 출력단자에 접속하여, 그 접속점에서 최종출력(A

B)을 하도록 구성하였다.

제4도는 본 발명에 따른 전가산기 회로도로서, 상기 제3도에 도시한 바와 같은 트랜스미션게이트를 사용한 익스클루시브오아게이트(XOR1)에 두 입력(A), (B)을 인가하고, 그 익스클루시브오아게이트(XOR1)의 출력을 트랜스미션게이트(T1)의 피모스트랜지스터(P11)게이트, 트랜스미션게이트(T12)의 엔모스트랜지스터(N12)게이트, 트랜스미션게이트(T13)의 피모스트랜지스터(P13)게이트 및 트랜스미션게이트(T14)의 엔모스트랜지스터(N14)게이트에 공통인가하며, 그 익스클루시브오아게이트(XOR1)의 출력을 인버터(I12)를 통해서는 상기 트랜스미션게이트(T11)의 엔모스트랜지스터(N11)게이트, 상기 트랜스미션게이트(T12)의 피모스트랜지스터(P12)게이트, 상기 트랜스미션게이트(T13)의 엔모스트랜지스터(N13)게이트 및 상기 트랜스미션게이트(T14)의 피모스트랜지스터(P14)게이트에 공통인가하고, 앞단의 캐리(CARRY)신호입력(C)을 상기 트랜스미션게이트(T12)를 통하거나, 또는 인버터(I11) 및 상기 트랜스미션게이트(T11)를 통한 후 인버터(I13)를 다시 통해 합(SUM)출력을 하도록 하며, 상기 입력(B)을 인버터(I14) 및 상기 트랜스미션게이트(T13)를 통한 후 인버터(I15)를 다시 통해 캐리(CARRY)출력을 하거나 또는 상기 인버터(I11)를 통한 캐리입력(IC)을 상기 트랜스미션게이트(T14)를 통한 후 상기 인버터(I15)를 다시 통해 캐리(CARRY)출력을 하도록 구성하였다.

이와 같이 구성한 본 발명의 전가산기 회로의 작용 및 효과를 설명하면 다음과 같다.

먼저, 제3도에 도시한 본 발명에 사용하기 위한 트랜스미션게이트 익스클루시브오아게이트 회로를 설명하면, 입력(A), (B)가 논리레벨 고전위로 같을 경우 (A=1), (B=1)에는 고전위 입력(A=1)은 트랜스미션게이트(T1)의 피모스트랜지스터(P3)게이트 및 인버터(I1)를 통해 반전된 저전위(

=0)는 엔모스트랜지스터(N3)게이트에 인가되므로 그 트랜스미션게이트는 오프되고, 고전위 입력(B=1)을 인버터(I2)를 통해 반전되어 저전위 신호로 출력(A

B=0)이 된다.

또한 두 입력(A), (B) 모두가 논리레벨 저전위(A=0, B=0)일 경우, 저전위 입력(A=0)이 직접 및 인버터(I1)를 통해 반전된 입력(

=1)이 트랜스미션게이트(T1)의 피모스트랜지스터(P3) 및 엔모스트랜지스터(N3)를 턴온시키므로 그 트랜스미션게이트(T1)가 턴온되지만, 저전위(B=0)이 그 트랜스미션게이트(T1)에 인가됨과 아울러 인버터(I2)에 인가되어 그 인버터(I2)의 피모스트랜지스터(P2)를 턴온시키지만, 그의 소오스에 상기 저전위 입력(A=0)이 인가되므로 상기 트랜스미션게이트(T1)의 출력과 인버터(I2)의 출력은 저전위가 되어 최종출력(A

B)은 저전위 출력(A

B=0)이 된다. 그리고 두 입력(A), (B)의 논리레벨이 서로 다를 경우(A=1,B=0 또는 A=0,B=1)에는 하나의 입력(A)이 고전위(A=1)이면 트랜스미션게이트(T1)가 오프되지만, 다른 입력(B=0)이 인버터(I2)의 피모스트랜지스터(P2)를 턴온시켜 그의 소오스에 인가되는 고전위 입력(A=1)이 최종출력(A

B=1)에 출력됨과 아울러 하나의 입력(A)이 저전위 (A=0)이고, 다른입력(B)이 고전위(B=1)이면, 저던위 입력(A=0)에 의해 트랜미션게이트(T1)가 턴온되어 고전위 입력(B=1)이 그 트랜스미션게이트(T1)를 통해 고전위 출력(A

B=1)으로 출력된다. 이와 같이 두 입력(A), (B)의 논리레벨이 같을 경우(A=1,B=1 또는 A=0,B=0)에서 저전위 출력(A

B=0)이 되고, 두 입력(A), (B)의 논리레벨이 다른경우(A=1,B=0 또는 A=0,B=1)에는 고전위 출력(A

B=1)이되어 익스클루시브오아게이트(XOR1) 작용을 한다.

이와 같은 트랜스미션게이트 익스클루시브오아게이트(XOR1)를 사용하는 제4도 본 발명에 다른 전가산기 회로를 설명하면 다음과 같다.

두 입력(A), (B)의 논리레벨이 저전위(A=0,B=0)로 같고, 앞단의 캐리(CARRY)입력(C)의 논리레벨이 저전위(C=0)일 경우는, 익스클루시브오아게이트(XOR1)의 출력은 저전위가 되어 트랜스미션게이트(T11), (T13)는 턴온되고, 트랜스미션게이트(T12), (T14)는 턴오프된다.

즉, 익스클루시브오아게이트(XOR1)의 출력이 저전위가 되면 저전위 신호는 트랜스미션게이트(T11), (T13)의 피모스트랜지스터(P11)(P13)를 턴온시키고, 인버터(I12)를 통해 반전된 고전위 신호는 상기 트랜스미션게이트(T11), (T13)의 엔모스트랜지스터(N11), (N13)를 턴온시키므로 그 트랜스미션게이트(T11), (T13)가 턴온되고, 익스클루시브오아게이트(XOR1)의 출력이 고전위가 되면 트랜스미션게이트(T12), (T14)가 턴온된다.

이때 상기 캐리입력(C=0)이 인버터(I11)를 통해 반전되어 트랜스미션게이트(T11)를 통한 후, 인버터(I13)를 다시 통해 반전되어 저전위 합(SUM=0)이 출력이 되고, 상기 입력(B=0)은 인버터(I14)를 통해 반전되어 트랜스미션게이트(T13)를 통한 후 인버터(I15)를 다시 통해 반전되어 저전위 캐리(CARRY=0) 출력이 된다.

또한, 두 입력(A), (B)의 논리레벨이 고전위(A=1), 저전위(B=0)로 서로 다르고, 캐리입력(C)이 고전위(C=1)일 경우, 익스클루시브오아게이트(XOR1)의 출력이 고전위가 되어 트랜스미션게이트(T12), (T14)의 엔모스트랜지스터(N12), (N14)를 턴온시킴과 아울러 인버터(I12)를 통해 저전위로 반전되어 상기 트랜스미션게이트(T12), (T14)의 피모스트랜지스터(P12), (P14)를 턴온시키므로 그 트랜스미션게이트(T12),(T14)가 턴온되고, 이에 따라 상기 캐리입력(C=1)이 상기 트랜스미션게이트(T12)를 통한 후, 인버터(I13)를 다시 통해 반전되어 저전위 합(SUM=0)출력이 되며, 상기 캐리입력(C=1)이 인버터(I11)를 통해 반전되어 상기 트랜스미션게이트(T14)를 통한 후, 인버터(I15)를 통해 다시 반전되어 고전위 캐리(CARRY)출력이 된다.

따라서, 두 입력(A), (B)의 논리레벨이 같을 경우 즉, 익스클루시브오아게이트(XOR1)의 출력이 저전위인 경우, 트랜스미션게이트(T11), (T13)가 턴온되므로, 앞단의 캐리신호인 캐리입력(C)이 인버터(I11), 트랜스미션게이트(T11) 및 인버터(I13)를 통해 캐리입력(C)과 논리레벨의 합(SUM)출력이 되고, 상기 입력(B)이 인버터(I14), 트랜스미션게이트(T13) 및 인버터(I15)를 통해 그 입력(B)과 같은 논리레벨의 캐리(CARRY)출력이 되며,두 입력(A), (B)의 논리레벨이 서로 다른 경우 즉, 익스클루시브오아게이트 (XOR1)의 출력이 고전위 인 경우 트랜스미션게이트(T12), (T14)가 턴온되므로, 캐리입력(C)이 트랜스미션게이트(T12)를 통한 후 인버터(I13)를 통해 상기 캐리입력(C)의 논리레벨이 반전된 합(SUM)출력이 되고, 상기 캐리입력(C)이 인버터(I11), 트랜스미션게이트(T14) 및 인버터(I15)를 다시 통해 상기 캐리입력(C)의 논리레벨과 같은 캐리(CARRY)출력을 하게 된다.

이와 같은 과정으로 본 발명에 따른 전가산기 회로는 제2도에 도시한 일반적인 전가산기의 진리표와 같은 합(SUM)=A

B

C 및 캐리(CARRY)=AB

(A

B)C 출력의 결과를 만족시킨다.

이상에서 설명한 바와 같이 본 발명에 따른 전가산기 회로는 다단으로 연결할 경우에 합(SUM)출력과 캐리(CARRY)출력을 하는 회로가 유사한 구성으로 각기 분리 구성되어 칩의 레이아웃(LAYOUT)시 규칙성이 있으므로 신뢰도를 증대시킬 수 있고, 비교적 전달속도가 빠른 트랜스미션게이트를 사용하여 회로를 구성하기 때문에 전달속도가 빠른 결과를 얻을 수 있으며, 합(SUM)출력과 캐리(CARRY)출력이 같은 과정으로 출력되므로 전달지연시간이 같아서 캐리(CARRY)출력 절단지연시간 후에 합(SUM)출력이 되기 때문에 발생되는 종래의 문제점을 해소시킬 수 있는 효과가 있다.

Claims

두 입력(A), (B)을 익스클루시브오아게이트(XOR1)에 입력시켜 익스클루시브오아게이트(XOR1)의 출력과 인버터(I12)를 다시 통한 출력에 의해 트랜스미션게이트(T11-T14)를 제어하도록 하고, 그 트랜스미션게이트(T11-T14)의 제어상태에 따라 앞단의 캐리입력(C)을 상기 트랜스미션게이트(T12)를 통하거나, 인버터(I11) 및 상기 트랜스미션게이트(T11)를 통한 후, 공통으로 인버터(I13)를 다시 통해서 합(SUM)출력을 하도록 함과 아울러 상기 인버터(I11)를 통한 캐리입력(C)을 상기 트랜스미션게이트(T14)를 통하거나, 상기 입력(B)을 인버터(I14) 및 상기 트랜스미션게이트(T13)를 통한 후 공통으로 인버터(I15)를 다시 통해서 캐리(CARRY)출력을 하도록 구성한 것을 특지으로 하는 전가산기 회로.
제1항에 있어서, 각기 다른 입력(A, B)을 인가하고, 앞단의 캐리(CARRY)출력을 다음단의 캐리입력(C)으로 인가하여 합(SUM)출력을 하도록 다단으로 구성하는 것을 특징으로 하는 전가산기 회로.
제1항에 있어서, 익스클루시브오아게이트(XOR1)는 입력(A)을 직접 및 인버터(I1)를 통해 트랜스미션게이트(T1)의 피모스트랜지스터(P3)게이트 및 엔모스트랜지스터(N3)게이트에 각기 인가함과 아울러 인버터(I2)의 피모스트랜지스터(P2)소오스 및 엔모스트랜지스터(N2)소오스에 각기 인가하며, 또 하나의 입력(B)을 상기 트랜스미션게이트(T1) 및 상기 인버터(I2)에 공통입력시키고, 상기 트랜스미션게이트(T1)의 출력과 인버터(I2)의 출력을 공통으로 최종출력(A
B)하도록 구성된 것을 특징으로 하는 전가산기 회로.