KR0136510B1

KR0136510B1 - 전가산기

Info

Publication number: KR0136510B1
Application number: KR1019940020441A
Authority: KR
Inventors: 안문원
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-08-18
Filing date: 1994-08-18
Publication date: 1999-05-15

Abstract

본 발명은 디지털 신호처리에 사용되는 전가산기에 관한 것으로, 특히 반전게이트 3개, PMOS 1개와 NMOS 5개로 전체 12개의 트랜지스터로 구현하며 입력 값에서 직접 캐리와 합을 출력함으로써 동작속도 증대 및 레이아웃시의 점유 면적 감소를 꾀하는 전가산기에 관한 것이다.

Description

전가산기

제1도는 종래 일반적인 전가산기의 회로도.

제2도는 본 발명에 따른 전가산기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

X, Y, Z : 입력값 I1 내지 I3 : 반전게이트

N1 내지 N5 : NMOS트랜지스터 P : PMOS트랜지스터

C : 캐리 S : 합

본 발명은 디지털 신호처리에 사용되는 전가산기(full adder)에 관한 것이다.

산술 논리 장치(Arithmatic Logic Unit)의 기본 함수 또는 신호전달의 기본 블록으로서 가산기는 디지털 소자 성능의 중요한 요소로 작용한다. 따라서, 고속 연산 능력을 갖는 가산기가 필요하게 된다.

제1도는 종래 일반적인 전가산기의 구성도로, 이를 통하여 종래 기술 및 그 문제점을 개략적으로 살펴보면 다음과 같다.

도면에 도시된 바와 같이 2개의 배타적논리합(EOR)게이트와 2개의 논리곱(AND)게이트, 1개의 논리합(OR)게이트로 구성되며, 3개의 단자로 데이터를 입력 받아 덧셈연산 하여 그 결과를 합(sum; S)과 캐리(carry; C)로 각각 출력한다.

한편, 배타적논리합(EOR)게이트와 논리곱(AND)게이트 및 논리합(OR)게이트는 6개의 트랜지스터로 구성되며, 반전(NOT)게이트는 3개의 트랜지스터로 구성된다.

따라서, 상기 제1도의 전가산기를 구현하는데 36개의 트랜지스터가 필요하므로 레이아웃시 차지하는 면적이 크고, 많은 수의 트랜지스터가 회로 동작에 관여하므로 속도 또한 느린 단점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 적은 수의 트랜지스터로 구성되어 크기는 감소되면서 연산속도는 증가된 전가산기를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 디지털 신호처리에 사용되는 전가산기(full adder)에 있어서, 제1입력 값을 반전시키는 반전게이트소스; 상기 반전게이트의 출력단에 소스가, 게이트에는 제2입력이 인가되는 N1MOS트랜지스터; 상기 N1MOS트랜지스터 드레인에 드레인이, 게이트에는 제2입력이, 소스에는 제1입력이 접속되는 PMOS트랜지스터; 상기 N1MOS와 PMOS의 출력단에 접속된 반전게이트; 상기 반전게이트의 출력단에 게이트가, 소스가 제1입력에, 드레인은 출력단 캐리에 접속된 N2MOS트랜지스터; 상기 N2MOS의 출력단이 소스에, 상기 N1MOS와 PMOS의 출력단이 게이트에 접속된 N3MOS트랜지스터; 상기 N3MOS의 드레인에 소스가, 상기 N1MOS와 PMOS의 출력단이 게이트에 접속되고, 제3입력이 드레인에 접속된 N4MOS트랜지스터; 상기 N4MOS트랜지스터의 소스단에 접속되어 합 값을 출력하는 반전게이트; 상기 반전게이트의 출력이 소스에, 게이트는 상기 반전 게이트 출력단에 접속되고 드레인은 제3입력에 접속된 N5MOS트랜지스터를 구비하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.

제2도는 본 발명에 따른 전가산기의 회로구성도로, 도면에 도시된 바와 같이 제1입력(Y)을 반전시키는 반전게이트(I1)와, 드레인은 PMOS와 N1MOS의 출력단에 접속되고 게이트는 제2입력(X)이 인가되며 소스가 반전게이트(I1)의 출력단에 접속된 N1MOS트랜지스터와, 드레인은 PMOS와 N1MOS의 출력단에 접속되고 게이트는 제2입력(X)이 인가되며 소스가 제1입력(Y)에 접속된 PMOS트랜지스터와, 드레인은 N2MOS와 N5MOS의 게이트에 접속되고 게이트는 PMOS와 N1MOS의 출력단에 접속된 반전게이트(I2)와, 드레인은 출력단 캐리에 접속되고 게이트는 반전게이트(I2) 출력단에 접속되고 소스가 제1입력(Y)에 접속된 N2MOS트랜지스터와, 드레인은 출력단 캐리에 접속되고 게이트는 PMOS와 N1MOS의 출력단에 접속되고 소스가 N4MOS출력단에 접속된 N3MOS트랜지스터와, 드레인은 N3MOS입력단에 접속되고 게이트는 PMOS와 N1MOS의 출력단에 접속되고 소스가 제3입력(Z)에 접속된 N4MOS트랜지스터와, 드레인은 출력단 합(S)에 접속되고 게이트는 N4MOS출력단에 접속되는 반전게이트(I3)와, 드레인은 출력단 합에 접속되고 게이트는 반전게이트(I2) 출력단에 접속되고 소스는 제3입력(Z)에 접속된 N5MOS트랜지스터로 전체 반전게이트 3개, PMOS 1개와 NMOS 5개로 구현된다.

상기와 같이 구현된 전가산기의 동작을 아래 진리표와 제2도의 회로구성도를 통해 동시에 살펴보면 다음과 같다.

먼저, 진리표에서 X와 Y의 입력 값이 둘 다 0일때 P는 ON, 이때 노드(Node)는 0 따라서 N2와 N5는 ON되므로 캐리 값은 입력 Y값과 같고, 합 값은 입력 Z값과 같다.

다음으로, 진리표에서 X와 Y의 입력 값이 둘다 1인 경우 N1은 ON, 이때 노드는 0 따라서 N2와 N5는 ON되므로 캐리 값은 입력 Y값과 같고, 합 값은 입력 Z값과 같다.

만일, X입력 값이 0 이고, Y입력 값이 1일때 P는 ON, 이때 노드는 1 따라서 N3와 N4는 ON되므로 캐리 값은 입력 Z값과 같고, 합 값은 입력 Z값의 반전 값과 같다.

또 만일, X입력 값이 1이고, Y입력 값이 0일때 N1은 ON, 이때 노드는 1 따라서 N3와 N4는 ON되므로 캐리 값은 입력 Z값과 같고, 합 값은 입력 Z값의 반전 값과 같다. 즉, 합 값과 캐리 값이 서로 반전(inversion) 관계에 있게 된다.

한편, 종래 제1도의 전가산기와 본 발명에 따른 제2도의 전가산기의 트랜지스터 개수를 비교하면 표 1과 같다.

표 1에서 비교한 바와 같이 종래의 전가산기는 캐리와 합을 출력하는데에 2개의 배타적논리합 게이트, 2개의 논리곱 게이트와 1개의 논리합 게이트를 사용함으로써 전체 36개의 트랜지스터를 필요로 하는 반면, 본 발명의 전가산기는 반전게이트 3개, PMOS 1개와 NMOS 5개로 전체 12개의 트랜지스터로 구현된다. 따라서 레이아웃시 차지하는 면적이 크게 감소되고, 입력 값에서 직접 캐리와 합을 출력함으로써 동작속도가 증대되는 효과를 얻을 수 있다.

Claims

디지털 신호처리에 사용되는 전가산기(full adder)에 있어서, 제1입력 값(Y)을 반전시키는 반전게이트(I1); 상기 반전게이트(I1)의 출력단에 소스가, 게이트에는 제2입력(X)이 인가되는 N1MOS 트랜지스터; 상기 N1MOS트랜지스터 드레인에 드레인이, 게이트에는 제2입력(X)이, 소스에는 제1입력(Y)이 접속되는 PMOS트랜지스터; 상기 N1MOS와 PMOS의 출력단에 접속된 반전게이트(I2); 상기 반전게이트(I2)의 출력단에 게이트가, 소스가 제1입력(Y)에, 드레인은 출력단 캐리에 접속된 N2MOS트랜지스터; 상기 N2MOS의 출력단이 소스에, 상기 N1MOS와 PMOS의 출력단이 케이트에 접속된 N3MOS트랜지스터; 상기 N3MOS의 드레인에 소스가, 상기 N1MOS와 PMOS의 출력단이 게이트에 접속되고, 제3입력(Z)이 드레인에 접속된 N4MOS트랜지스터; 상기 N4MOS트랜지스터의 소스단에 접속되어 합 값을 출력하는 반전게이트(I3); 상기 반전게이트(I3)의 출력이 소스에, 게이트는 상기 반전게이트(I2) 출력단에 접속되고 드레인은 제3입력(Z)에 접속된 N5MOS트랜지스터를 구비하여 이루어지는 것을 특징으로 하는 가산기.