KR0143710B1 - 전파 3입력 가산기 - Google Patents

Abstract

본 발명은 ALU(Arithmetic and logic unit) 로직을 구성하는 전반 3입력 가산기(propagation three inputs adder)에 관한 것으로, 3입력 가산기에 캐리 아웃을 발생시키거나 합산 값을 발생시키는 데 속도를 증가시키기 위해 캐리입력과 입력신호를 직접 이용하였으며 적은 크기로 가능하므로 경계적 손실을 감소시키는 효과가 있다.

Description

전파 3입력 가산기

제1도는 종래 기술에 대한 3입력 가산기 블록구성도.

제2도는 본 발명에 따른 3입력 가산기 회로도.

*도면의 주요부분에 대한 부호의 설명

1,2:배타적 논리합 게이트 3:논리합 게이트

4:부정 논리곱 게이트 5 내지 7:인버터

8:캐리 발생기 TR1 내지 TR6:트랜지스터

10 또는 12:전가산기 14:캐리 생성 로직

본 발명은 ALU(Arithmetic and logic unit)에 관한 것으로서, 특히 ALU를 구성하는 전파 3입력 가산기(propagation three inputs adder)에 관한 것이다.

제1도는 종래기술의 3입력 가산기의 블록구성도이다.

도면에 도시한 바와 같이 종래의 3입력 가산기는 2개의 전가산기(full-adder)와 캐리 생성 로직(carry generation logic)으로 구성되어 있다. 제1 입력(a) 및 제2 입력(b)을 입력받아 가산하여 제1 캐리 신호(co1) 및 제1 합 신호(s1)를 출력하는 제1 가산기(10), 상기 제1 합 신호(s1) 및 제3 입력(c)을 입력받아 가산하여 제2 캐리 신호(co2) 및 최종 합산 신호(sum)를 출력하는 제2 가산기(12), 및 외부로부터 입력되는 캐리 입력 신호(carry_in), 제1 및 제2 캐리 신호(co1,co2)를 입력받아 최종 캐리 신호(carry_out)를 생성하는 캐리 생성 로직(14)을 포함하여 구성된다. 이러한 구성에 따른 종래의 3입력 가산기는, 전가산기 및 캐리 생성 로직이 따로이 구성되어 있어 전체적인 구현 면적이 엄청나게 크기 때문에 경제적인 손실이 크며, 또 제2 가산기(12)는 제1 가산기(10)에서의 결과를 받아 최종 합산 신호(sum)를 출력하기 때문에 속도 또한 느려지게 된다. 특히, 캐리 발생 로직이 따로 구성되어있는 경우에는 멀티 비트(multi bit) 가산기에서 전반적인 속도가 캐리에 종속하게 되어 더욱 느린 동작을 하게 되는 문제점이 있었다.

상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 캐리 입력 신호나3입력 값을 직접 처리하여 캐리 출력 신호 및 합산 신호를 발생시킴으로써 빠른 속도의 가산 동작을 수행할 뿐 아니라 크기도 작아 경제적인 전파 3입력 가산기를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명은, 제1 및 제2 신호를 입력받아 배타적 논리합 연산 처리하는 제1 논리 수단; 상기 제1 배타적 논리합 연산처리수단의 출력을 일입력으로 하고, 제3 신호를 타입력으로 하여 배타적 논리합 연산 처리하는 제2 논리 수단; 상기 제2 신호 및 상기 제3 신호를 입력받아 논리합 연산처리하는 제3 논리수단; 상기 제1, 제2 및 제3 신호를 입력받아 부정 논리곱 연산처리하는 제4 논리 수단; 게이트로 상기 제2 논리 수단의 출력을 입력받고, 상기 제3 논리 수단에 일측이 연결되어 스위칭 동작하는 제1 스위칭 수단; 게이트로 상기 제2 논리 수단의 출력을 입력받고, 일측이 캐리 입력단에 연결되는 제2 스위칭 수단; 게이트로 상기 제2 논리수단의 출력을 입력받고, 상기 캐리 입력단과 합산 신호 출력단 간에 연결되는 제3 스위칭 수단; 게이트로 상기 제4 논리 수단의 출력을 입력받고, 상기 제2 스위칭 수단의 타측과 제1 캐리 출력단 간에 접속되는 제4 스위칭 수단; 게이트로 상기 제2 논리 수단의 출력을 입력받고, 상기 제1 스위칭 수단의 타측과 상기 합산 신호 출력단간에 접속되는 제5 스위칭 수단; 게이트로 상기 제4 논리 수단의 출력을 입력받고, 일측이 상기 제1 스위칭 수단과 상기 제5 스위칭 수단 사이에 연결되고, 타측이 상기 제1 캐리 출력단에 연결되는 제6 스위칭 수단; 및 상기 제4 논리 수단의 출력을 일입력으로하고 타입력이 상기 제6 스위칭 수단 및 상기 제4 스위칭 수단의 접점에 연결되어 제2 캐리 출력단으로 제2 캐리를 출력하는 캐리 발생 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명에 따른 전반 3입력 가산기 구조도이다.

도면에서 1,2는 배타적 논리합 게이트, 3은 논리합 게이트, 4는 부정 논리곱 게이트, 5 내지 7은 인버터, 8은 캐리 발생기, TR1 내지 TR6은 트랜지스터를 각각 나타낸다.

도면에 도시한 바와 같이 본 발명은 3입력인 임의의 w, x, y 중 제1 입력(w) 및 제2 입력(x)을 입력받아 배타적 논리합 연산 처리하는 배타적 논리합 게이트(1)와, 상기 배타적 논리합 게이트(1)의 출력을 일입력으로 하고 나머지 제3 입력(y)을 타입력으로 하여 배타적 논리합 연산 처리하는 배타적 논리합 게이트(2)와, 상기 제2 입력(x)과 상기 제3 입력(y)을 입력받아 논리합 연산처리하는 논리합 게이트(3)와, 상기 제1, 제2 및 제3 입력(w,x,y)을 입력받아 부정 논리곱 연산처리하는 부정 논리곱 게이트(4)와, 게이트로 반전된 상기 배타적 논리합 게이트(2)의 출력을 입력받으며 상기 논리합 게이트(3)에 일측이 연결되어 온/오프 스위칭 동작을 수행하는 트랜지스터(TR2)와, 게이트로 상기 배타적 논리합 게이트(2)의 출력을 입력받으며 일측이 캐리 입력단(C_in)에 연결되는 트랜지스터(TR1)와, 게이트로 반전된 상기 배타적 논리합 게이트(2)의 출력을 입력받으며 일측이 상기 캐리 입력단(C_in)에 연결되는 트랜지스터(TR4)와, 게이트로 상기 부정 논리곱 게이트(4)의 출력을 입력받으며 상기 트랜지스터(TR1)의 타측과 제1 최종 캐리 출력단(C_out[0]) 간에 접속되는 트랜지스터(TR5)와, 게이트로 상기 배타적 논리합 게이트(2)의 출력을 입력받으며 상기 트랜지스터(TR2)의 타측에 연결되는 인버터(6)의 일측과 최종 합산 신호(sum) 출력단 간에 접속되는 상기 트랜지스터(TR3)와, 게이트로 반전된 상기 부정 논리곱 게이트(4)의 출력을 입력받으며 일측이 상기 인버터(6)의 출력단에 연결되는 트랜지스터(TR6)와, 상기 부정 논리곱 게이트(4)의 출력단과 상기 트랜지스터(TR6)의 타측단에 연결되어 제2 캐리 출력 신호(C_out[1])를 발생하는 캐리 발생기(8)로 구성된다.

상기의 구성에 적용되는 본 발명의 동작 및 작용효과를 아래 표 1와 더불어 설명한다.

상기 표 1에서 case0,1의 경우는 w, x 및 y가 모두 '0'이므로, sum은 C_in가 직접 전파되어 결정되고, C_out 중 하위 1비트 C_out[0]은 x 및 y의 논리합 연산에 의해 결정된다. 이에 대한 동작을 구체적으로 살펴보면, w, x 및 y에 응답하여 TR2, TR4, TR5는 턴-온(turn-on) 상태로 되고, TR1, TR3, TR6은 턴-오프(turn-off)상태로 되어, TR4를 통해 C_in가 전파되어 sum로 출력되고, TR2 및 TR5를 통해 논리합 게이트(3)의 출력 신호가 C_out[0]으로 출력된다.

다음으로, 표 1에서 case 2,3,4,5,8,9의 경우는 w, x 및 y 중 어느 하나의 입력값만이 '1'이고 나머지 두개의 입력값은 '0'인 경우로, sum과 C_out[0] 값은 서로 상반된 값을 가지고, C_in 값과 C_out[0] 값은 서로 같다. 따라서 C_in 값이 그대로 C_out[0]으로 출력되고, C_in값이 반전되어 sum으로 출력된다. 이에 대한 동작으로서는 TR1, TR3, TR5은 턴-온 상태로 되고, TR2, TR4, TR6은 턴-오프상태로 되어, TR1 및 TR5를 통해 C_in이 C_out[0]으로 출력되고, TR1 및 TR3을 통해 C_in의 반전된 값이 sum으로 출력된다.

다음으로, 표 1에서 case 6,7,10,11,12,13의 경우는 w, x, y 중에서 어느 하나의 입력값만이 '0'이고 나머지 두개의 입력값은 '1'인 경우로, sum과 C_in의 값이 서로 같다. 따라서, C_in값이 그대로 sum으로 출력되고, x, y의 논리합 연산한 결과 값이 C_out[0]으로 출력된다. 이에 대한 동작으로서는 TR2, TR4, TR5는 턴-온 상태로 되고, TR1, TR3, TR6은 턴-오프 상태로 되어, TR4를 통해 C_in가 전파되어 sum으로 출력되고, TR2 및 TR5를 통해 논리합 게이트(3)의 출력 신호가 C_out[0]으로 출력된다.

다음으로, 표 1에서 case 14,15의 경우는 w, x 및 y가 모두 '1'이므로, sum과 C_out[0] 값은 서로 같은 값을 가지고, C_in 값과 C_out[0] 값은 서로 상반된 값을 갖는다, 따라서 C_in 값이 반전되어 sum 및 C_out[0]으로 출력된다. 이에 대한 동작으로서는 TR1, TR3, TR6은 턴-온 상태로 되고, TR2, TR4, TR5는 턴-오프상태로 되어, TR1 및 TR6을 통해 C_in의 반전된 값이 C_out[0]으로 출력되고, TR1 및 TR3을 통해 C_in의 반전된 값이 sum으로 출력된다. 특히, case 15에서는 두 비트의 C_out값이 발생되는데 C_out[0]은 상술한 바대로 결정되고, C_out[1]은 플립플롭인 캐리 발생기(8)를 사용하여 세트시킴으로서 결정된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전무가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

따라서, 상기와 같은 본 발명은 캐리 출력 신호 및 합산 신호의 생성 시 속도 증가를 위해 캐리입력과 입력신호를 직접 이용하여 3입력 가산기를 구성함으로써, 적은 면적으로 구현이 가능하여 경제적 손실을 줄이는 효과가 있다.

Claims (1)

1. 제1 및 제2 신호를 입력받아 배타적 논리합 연산 처리하는 제1 논리 수단; 상기 제1 배타적 논리합 연산처리수단의 출력을 일입력으로 하고, 제3 신호를 타입력으로 하여 배타적 논리합 연산 처리하는 제2 논리 수단; 상기 제2 신호 및 상기 제3 신호를 입력받아 논리합 연산처리하는 제3 논리수단; 상기 제1, 제2 및 제3 신호를 입력받아 부정 논리곱 연산처리하는 제4 논리 수단; 게이트로 상기 제2 논리 수단의 출력을 입력받고, 상기 제3 논리 수단에 일측이 연결되어 스위칭 동작하는 제1 스위칭 수단; 게이트로 상기 제2 논리 수단의 출력을 입력받고, 일측이 캐리 입력단에 연결되는 제2 스위칭 수단; 게이트로 상기 제2 논리수단의 출력을 입력받고, 상기 캐리 입력단과 합산 신호 출력단 간에 연결되는 제3 스위칭 수단; 게이트로 상기 제4 논리 수단의 출력을 입력받고, 상기 제2 스위칭 수단의 타측과 제1 캐리 출력단 간에 접속되는 제4 스위칭 수단; 게이트로 상기 제2 논리 수단의 출력을 입력받고, 상기 제1 스위칭 수단의 타측과 상기 합산 신호 출력단간에 접속되는 제5 스위칭 수단; 게이트로 상기 제4 논리 수단의 출력을 입력받고, 일측이 상기 제1 스위칭 수단과 상기 제5 스위칭 수단 사이에 연결되고, 타측이 상기 제1 캐리 출력단에 연결되는 제6 스위칭 수단; 및 상기 제4 논리 수단의 출력을 일입력으로하고 타입력이 상기 제6 스위칭 수단 및 상기 제4 스위칭 수단의 접점에 연결되어 제2 캐리 출력단으로 제2 캐리를 출력하는 캐리 발생 수단을 구비하는 것을 특징으로 하는 전파 3입력 가산기.