JP3157056B2 - 全加算器 - Google Patents
全加算器Info
- Publication number
- JP3157056B2 JP3157056B2 JP31479492A JP31479492A JP3157056B2 JP 3157056 B2 JP3157056 B2 JP 3157056B2 JP 31479492 A JP31479492 A JP 31479492A JP 31479492 A JP31479492 A JP 31479492A JP 3157056 B2 JP3157056 B2 JP 3157056B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- exclusive
- negative
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、全加算器に関し、特に
相補的な入力信号に対して相補的な和信号および桁上げ
信号を生成する全加算器に関するものである。
相補的な入力信号に対して相補的な和信号および桁上げ
信号を生成する全加算器に関するものである。
【０００２】
【従来の技術】図２、図３は相補的な入出力信号を扱う
従来の全加算器の回路図であり、図２はその和信号生成
部分、図３は桁上げ信号生成部分を表す。図２におい
て、第１演算部２４、第２演算部２９、第３演算部３
６、第４演算部４１、第５演算部４６は、それぞれ、４
つのＮ型電界効果トランジスタ２５〜２８、３０〜３
３、３７〜４０、４２〜４５、４７〜５０から構成され
ている。さらに、第２演算部２９及び第５演算部４６に
は、出力用のインバータ３４、３５及び５１、５２がそ
れぞれ付加されている。図２、図３で示す全加算器にお
いて、第１の入力信号Ａおよび第２の入力信号Ｂおよび
第３の入力信号Ｃとそれぞれの否定信号が入力信号とし
て入力され、第１演算部２４、第３演算部３６、第４演
算部４１よりそれぞれ２つの中間出力ＧとＧの否定信
号、ＨとＨの否定信号、ＩとＩの否定信号が出力され、
Ａ、Ｂ、Ｃの加算の際の和信号ＥとＥの否定信号および
桁上げ信号ＦとＦの否定信号が出力信号として出力され
る。
従来の全加算器の回路図であり、図２はその和信号生成
部分、図３は桁上げ信号生成部分を表す。図２におい
て、第１演算部２４、第２演算部２９、第３演算部３
６、第４演算部４１、第５演算部４６は、それぞれ、４
つのＮ型電界効果トランジスタ２５〜２８、３０〜３
３、３７〜４０、４２〜４５、４７〜５０から構成され
ている。さらに、第２演算部２９及び第５演算部４６に
は、出力用のインバータ３４、３５及び５１、５２がそ
れぞれ付加されている。図２、図３で示す全加算器にお
いて、第１の入力信号Ａおよび第２の入力信号Ｂおよび
第３の入力信号Ｃとそれぞれの否定信号が入力信号とし
て入力され、第１演算部２４、第３演算部３６、第４演
算部４１よりそれぞれ２つの中間出力ＧとＧの否定信
号、ＨとＨの否定信号、ＩとＩの否定信号が出力され、
Ａ、Ｂ、Ｃの加算の際の和信号ＥとＥの否定信号および
桁上げ信号ＦとＦの否定信号が出力信号として出力され
る。
【０００３】次に図２の動作を説明する。第１演算部２
４において、Ａがハイレベルの時、Ｎ型電界効果トラン
ジスタ２６および２７が導通してＢとＢの否定信号がそ
れぞれＧとＧの否定信号に出力され、Ａがローレベルの
時、Ｎ型電界効果トランジスタ２５および２８が導通し
てＢの否定信号とＢがそれぞれＧとＧの否定信号に出力
される。これを論理式で表すと、
４において、Ａがハイレベルの時、Ｎ型電界効果トラン
ジスタ２６および２７が導通してＢとＢの否定信号がそ
れぞれＧとＧの否定信号に出力され、Ａがローレベルの
時、Ｎ型電界効果トランジスタ２５および２８が導通し
てＢの否定信号とＢがそれぞれＧとＧの否定信号に出力
される。これを論理式で表すと、
【０００４】
【数１】
【０００５】となる。さらに、第２演算部２９におい
て、Ｃがハイレベルの時、Ｎ型電界効果トランジスタ３
０および３３が導通してＧとＧの否定信号がそれぞれＥ
とＥの否定信号に出力され、Ｃがローレベルの時、Ｎ型
電界効果トランジスタ３１および３２が導通してＧの否
定信号とＧがそれぞれＥとＥの否定信号に出力される。
これを論理式で表すと、
て、Ｃがハイレベルの時、Ｎ型電界効果トランジスタ３
０および３３が導通してＧとＧの否定信号がそれぞれＥ
とＥの否定信号に出力され、Ｃがローレベルの時、Ｎ型
電界効果トランジスタ３１および３２が導通してＧの否
定信号とＧがそれぞれＥとＥの否定信号に出力される。
これを論理式で表すと、
【０００６】
【数２】
【０００７】となり、ＥおよびＥの否定信号はそれぞれ
Ａ、Ｂ、Ｃを加算した際の和信号および和信号の否定信
号となる。
Ａ、Ｂ、Ｃを加算した際の和信号および和信号の否定信
号となる。
【０００８】次に図３の動作を説明する。図２と同様
に、入力信号Ａ、Ｂ、Ｃに対する第３演算部３６の中間
出力Ｈ、Ｈの否定信号および第４演算部４１の中間出力
Ｉ、Ｉの否定信号および出力信号Ｆ、Ｆの否定信号を論
理式で表すと、
に、入力信号Ａ、Ｂ、Ｃに対する第３演算部３６の中間
出力Ｈ、Ｈの否定信号および第４演算部４１の中間出力
Ｉ、Ｉの否定信号および出力信号Ｆ、Ｆの否定信号を論
理式で表すと、
【０００９】
【数３】
【００１０】
【数４】
【００１１】となり、ＦおよびＦの否定信号はそれぞれ
Ａ、Ｂ、Ｃを加算した際の桁上げ信号および桁上げ信号
の否定信号となる。
Ａ、Ｂ、Ｃを加算した際の桁上げ信号および桁上げ信号
の否定信号となる。
【００１２】以上示したように図２、図３の全加算器に
おいては、相補的な３つの入力信号に対して相補的な和
信号および桁上げ信号が得られる。
おいては、相補的な３つの入力信号に対して相補的な和
信号および桁上げ信号が得られる。
【００１３】
【発明が解決しようとする課題】図２、図３において、
中間出力Ｇ、Ｇの否定信号、Ｈ、Ｈの否定信号、Ｉ、Ｉ
の否定信号の電圧の最大値は、入力信号Ａ、Ａの否定信
号、Ｂ、Ｂの否定信号、Ｃ、Ｃの否定信号の電圧の最大
値よりもＮ型電界効果トランジスタのしきい値電圧の分
だけ小さくなり、インバータ３４、３５、５１、５２の
入力端子の電圧の最大値も同様に小さくなる。そのた
め、インバータ３４、３５、５１、５２の出力の立ち下
がりが遅くなり、同時にインバータ３４、３５、５１、
５２を構成するトランジスタに貫通電流が流れるため消
費電力が大きくなる。この問題の一つの解決方法として
Ｎ型電界効果トランジスタで構成したトランスファーゲ
ートの代わりにＮ型電界効果トランジスタとＰ型電界効
果トランジスタで構成したトランスファーゲートを用い
る方法が考えられるが、トランスファーゲート部分のト
ランジスタ数が２倍となり回路規模が大きくなる。
中間出力Ｇ、Ｇの否定信号、Ｈ、Ｈの否定信号、Ｉ、Ｉ
の否定信号の電圧の最大値は、入力信号Ａ、Ａの否定信
号、Ｂ、Ｂの否定信号、Ｃ、Ｃの否定信号の電圧の最大
値よりもＮ型電界効果トランジスタのしきい値電圧の分
だけ小さくなり、インバータ３４、３５、５１、５２の
入力端子の電圧の最大値も同様に小さくなる。そのた
め、インバータ３４、３５、５１、５２の出力の立ち下
がりが遅くなり、同時にインバータ３４、３５、５１、
５２を構成するトランジスタに貫通電流が流れるため消
費電力が大きくなる。この問題の一つの解決方法として
Ｎ型電界効果トランジスタで構成したトランスファーゲ
ートの代わりにＮ型電界効果トランジスタとＰ型電界効
果トランジスタで構成したトランスファーゲートを用い
る方法が考えられるが、トランスファーゲート部分のト
ランジスタ数が２倍となり回路規模が大きくなる。
【００１４】本発明は、このような問題に鑑みなされた
ものであり、トランジスタ数を増やすことなく高速に演
算でき、かつ低消費電力の全加算器を提供することを目
的とする。
ものであり、トランジスタ数を増やすことなく高速に演
算でき、かつ低消費電力の全加算器を提供することを目
的とする。
【００１５】
【課題を解決するための手段】本発明の全加算器は、第
１、第２、第３の入力信号の入力に対して、和信号およ
び桁上げ信号を出力する全加算器であって、第１および
第２の入力信号の排他的論理和信号および排他的論理和
の否定信号を生成する第１の演算部と、前記排他的論理
和信号および排他的論理和の否定信号を用いて第３の入
力信号あるいは第３の入力信号の否定信号を選択するこ
とにより、和信号および和信号の否定信号を生成する第
２の演算部と、前記排他的論理和信号および排他的論理
和の否定信号を用いて第１の入力信号及び第１の入力信
号の否定信号あるいは第３の入力信号及び第３の入力信
号の否定信号を選択することにより、桁上げ信号および
桁上げ信号の否定信号を生成する第３の演算部とを備
え、前記第２の演算部及び前記第３の演算部の少なくと
も１方は、Ｎ型電界効果トランジスタとＰ型電界効果ト
ランジスタとからなる４組のトランスファーゲートを含
み、前記排他的論理和信号がハイレベルの場合に２組の
トランスファーゲートが導通し、前記排他的論理和信号
がローレベルの場合に他の２組のトランスファーゲート
が導通することを特徴とする全加算器。
１、第２、第３の入力信号の入力に対して、和信号およ
び桁上げ信号を出力する全加算器であって、第１および
第２の入力信号の排他的論理和信号および排他的論理和
の否定信号を生成する第１の演算部と、前記排他的論理
和信号および排他的論理和の否定信号を用いて第３の入
力信号あるいは第３の入力信号の否定信号を選択するこ
とにより、和信号および和信号の否定信号を生成する第
２の演算部と、前記排他的論理和信号および排他的論理
和の否定信号を用いて第１の入力信号及び第１の入力信
号の否定信号あるいは第３の入力信号及び第３の入力信
号の否定信号を選択することにより、桁上げ信号および
桁上げ信号の否定信号を生成する第３の演算部とを備
え、前記第２の演算部及び前記第３の演算部の少なくと
も１方は、Ｎ型電界効果トランジスタとＰ型電界効果ト
ランジスタとからなる４組のトランスファーゲートを含
み、前記排他的論理和信号がハイレベルの場合に２組の
トランスファーゲートが導通し、前記排他的論理和信号
がローレベルの場合に他の２組のトランスファーゲート
が導通することを特徴とする全加算器。
【００１６】また、前記第１の演算部は、４つのＮ型電
界効果トランジスタから構成され、第１の入力信号がゲ
ート電極に入力される２つのＮ型電界効果トランジスタ
が導通することにより、第２の入力信号の否定信号と第
２の入力信号とがそれぞれ前記排他的論理和信号と排他
的論理和信号の否定信号として出力され、第１の入力信
号の否定信号がゲート電極に入力される２つのＮ型電界
効果トランジスタが導通することにより、第２の入力信
号と第２の入力信号の否定信号とがそれぞれ前記排他的
論理和信号と排他的論理和信号の否定信号として出力さ
れるように構成されてもよい。
界効果トランジスタから構成され、第１の入力信号がゲ
ート電極に入力される２つのＮ型電界効果トランジスタ
が導通することにより、第２の入力信号の否定信号と第
２の入力信号とがそれぞれ前記排他的論理和信号と排他
的論理和信号の否定信号として出力され、第１の入力信
号の否定信号がゲート電極に入力される２つのＮ型電界
効果トランジスタが導通することにより、第２の入力信
号と第２の入力信号の否定信号とがそれぞれ前記排他的
論理和信号と排他的論理和信号の否定信号として出力さ
れるように構成されてもよい。
【００１７】また、前記第２の演算部は、前記排他的論
理和信号がハイレベルの場合に２組のトランスファーゲ
ートが導通することにより、第３の入力信号の否定信号
と第３の入力信号とがそれぞれ前記和信号と和信号の否
定信号として出力され、前記排他的論理和信号がローレ
ベルの場合に他の２組のトランスファーゲートが導通す
ることにより、第３の入力信号と第３の入力信号の否定
信号とがそれぞれ前記和信号と和信号の否定信号として
出力されるように構成されてもよい。
理和信号がハイレベルの場合に２組のトランスファーゲ
ートが導通することにより、第３の入力信号の否定信号
と第３の入力信号とがそれぞれ前記和信号と和信号の否
定信号として出力され、前記排他的論理和信号がローレ
ベルの場合に他の２組のトランスファーゲートが導通す
ることにより、第３の入力信号と第３の入力信号の否定
信号とがそれぞれ前記和信号と和信号の否定信号として
出力されるように構成されてもよい。
【００１８】また、前記第３の演算部は、前記排他的論
理和信号がハイレベルの場合に２組のトランスファーゲ
ートが導通することにより、第３の入力信号と第３の入
力信号の否定信号とがそれぞれ前記桁上げ信号と桁上げ
信号の否定信号として出力され、前記排他的論理和信号
がローレベルの場合に他の２組のトランスファーゲート
が導通することにより、第１の入力信号と第１の入力信
号の否定信号とがそれぞれ前記桁上げ信号と桁上げ信号
の否定信号として出力されるように構成されてもよい。
理和信号がハイレベルの場合に２組のトランスファーゲ
ートが導通することにより、第３の入力信号と第３の入
力信号の否定信号とがそれぞれ前記桁上げ信号と桁上げ
信号の否定信号として出力され、前記排他的論理和信号
がローレベルの場合に他の２組のトランスファーゲート
が導通することにより、第１の入力信号と第１の入力信
号の否定信号とがそれぞれ前記桁上げ信号と桁上げ信号
の否定信号として出力されるように構成されてもよい。
【００１９】また、前記第３の演算部は、第１の入力信
号と第１の入力信号の否定信号の代わりに、第２の入力
信号と第２の入力信号の否定信号を用いてもよい。
号と第１の入力信号の否定信号の代わりに、第２の入力
信号と第２の入力信号の否定信号を用いてもよい。
【００２０】
【作用】本発明の全加算器においては、トランスファー
ゲートを用いてインバータの入力端子の電圧の最大値を
入力信号の電圧の最大値と等しくできるので、インバー
タの出力の立ち下がりが速くなり、同時にインバ−タを
構成するトランジスタに貫通電流が流れることが防げる
ため消費電力が小さくなる。また、演算部の数を少なく
できるので、トランスファーゲートを用いてもトランジ
スタ数が増えない。
ゲートを用いてインバータの入力端子の電圧の最大値を
入力信号の電圧の最大値と等しくできるので、インバー
タの出力の立ち下がりが速くなり、同時にインバ−タを
構成するトランジスタに貫通電流が流れることが防げる
ため消費電力が小さくなる。また、演算部の数を少なく
できるので、トランスファーゲートを用いてもトランジ
スタ数が増えない。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の実施例による全加算器
の回路図である。第１演算部１は、４つのＮ型電界効果
トランジスタ２〜５から構成され、第２演算部６は、Ｎ
型電界効果トランジスタ７とＰ型電界効果トランジスタ
８とからなる４組のトランスファーゲート９〜１２と２
つのインバータ１３、１４から構成され、第３演算部１
５は、Ｎ型電界効果トランジスタ１６とＰ型電界効果ト
ランジスタ１７とからなる４組のトラスファーゲート１
８〜２１と２つのインバータ２２、２３から構成され
る。
詳細に説明する。図１は本発明の実施例による全加算器
の回路図である。第１演算部１は、４つのＮ型電界効果
トランジスタ２〜５から構成され、第２演算部６は、Ｎ
型電界効果トランジスタ７とＰ型電界効果トランジスタ
８とからなる４組のトランスファーゲート９〜１２と２
つのインバータ１３、１４から構成され、第３演算部１
５は、Ｎ型電界効果トランジスタ１６とＰ型電界効果ト
ランジスタ１７とからなる４組のトラスファーゲート１
８〜２１と２つのインバータ２２、２３から構成され
る。
【００２２】図１において、第１の入力信号Ａおよび第
２の入力信号Ｂおよび第３の入力信号Ｃとそれぞれの否
定信号が入力され、第１演算部１より２つの中間出力Ｄ
とＤの否定信号が出力され、Ａ、Ｂ、Ｃの加算の際の和
信号ＥとＥの否定信号および桁上げ信号ＦとＦの否定信
号が出力される。
２の入力信号Ｂおよび第３の入力信号Ｃとそれぞれの否
定信号が入力され、第１演算部１より２つの中間出力Ｄ
とＤの否定信号が出力され、Ａ、Ｂ、Ｃの加算の際の和
信号ＥとＥの否定信号および桁上げ信号ＦとＦの否定信
号が出力される。
【００２３】第１演算部１において、第２の入力信号Ｂ
は、Ｎ型電界効果トランジスタ３と５のドレインに接続
されている。第２の入力信号Ｂの否定信号はＮ型電界効
果トランジスタ２と４のドレインに接続されている。第
１の入力信号ＡはＮ型電界効果トランジスタ２と５のゲ
ートに接続されている。第１の入力信号Ａの否定信号は
Ｎ型電界効果トランジスタ３と４のゲートに接続されて
いる。第１演算部１の出力ＤおよびＤの否定信号は、第
１の入力信号Ａと第２の入力信号Ｂの排他的論理和信号
および排他的論理和信号の否定信号となっている。
は、Ｎ型電界効果トランジスタ３と５のドレインに接続
されている。第２の入力信号Ｂの否定信号はＮ型電界効
果トランジスタ２と４のドレインに接続されている。第
１の入力信号ＡはＮ型電界効果トランジスタ２と５のゲ
ートに接続されている。第１の入力信号Ａの否定信号は
Ｎ型電界効果トランジスタ３と４のゲートに接続されて
いる。第１演算部１の出力ＤおよびＤの否定信号は、第
１の入力信号Ａと第２の入力信号Ｂの排他的論理和信号
および排他的論理和信号の否定信号となっている。
【００２４】第２演算部６において、第３の入力信号Ｃ
はトランスファーゲート９と１２のドレインに接続され
ている。第３の入力信号Ｃの否定信号はトランスファー
ゲート１０と１１のドレインに接続されている。第１演
算部１の出力Ｄはトランスファーゲート９及び１１を構
成するＮ型電界効果トランジスタのゲートに接続されて
いる。同じく出力Ｄはトランスファゲート１０及び１２
を構成するＰ型電界効果トランジスタのゲートに接続さ
れている。第１演算部１の出力Ｄの否定信号はトランス
ファーゲート１０及び１２を構成するＮ型電界効果トラ
ンジスタのゲートに接続されている。同じく出力Ｄの否
定信号はトランスファーゲート９及び１１を構成するＰ
型電界効果トランジスタのゲートに接続されている。ト
ランスファーゲート９及び１０のソースはインバータ１
３の入力端子に接続されている。トランスファーゲート
１１及び１２のソースはインバータ１４の入力端子に接
続されている。
はトランスファーゲート９と１２のドレインに接続され
ている。第３の入力信号Ｃの否定信号はトランスファー
ゲート１０と１１のドレインに接続されている。第１演
算部１の出力Ｄはトランスファーゲート９及び１１を構
成するＮ型電界効果トランジスタのゲートに接続されて
いる。同じく出力Ｄはトランスファゲート１０及び１２
を構成するＰ型電界効果トランジスタのゲートに接続さ
れている。第１演算部１の出力Ｄの否定信号はトランス
ファーゲート１０及び１２を構成するＮ型電界効果トラ
ンジスタのゲートに接続されている。同じく出力Ｄの否
定信号はトランスファーゲート９及び１１を構成するＰ
型電界効果トランジスタのゲートに接続されている。ト
ランスファーゲート９及び１０のソースはインバータ１
３の入力端子に接続されている。トランスファーゲート
１１及び１２のソースはインバータ１４の入力端子に接
続されている。
【００２５】第３演算部１５において、第１の入力信号
Ａはトランスファーゲート２１のドレインに接続されて
いる。第１の入力信号Ａの否定信号はトランスファーゲ
ート１９のドレインに接続されている。第３の入力信号
Ｃはトランスファーゲート２０のドレインに接続されて
いる。第３の入力信号Ｃの否定信号はトランスファーゲ
ート１８のドレインに接続されている。第１演算部１の
出力Ｄは、トランスファーゲート１８及び２０を構成す
るＮ型電界効果トランジスタのゲートに接続されてい
る。同じく出力Ｄは、トランスファーゲート１９及び２
１を構成するＰ型電界効果トランジスタのゲートに出力
されている。第１演算部１の出力Ｄの否定信号は、トラ
ンスファーゲート１９及び２１を構成するＮ型電界効果
トランジスタのゲートに接続されている。同じく出力Ｄ
の否定信号は、トランスファーゲート１８及び２０を構
成するＰ型電界効果トランジスタのゲートに接続されて
いる。トランスファーゲート１８及び１９のソースはイ
ンバータ２２の入力端子に接続されている。トランスフ
ァーゲート２０及び２１のソースはインバータ２３の入
力端子に接続されている。
Ａはトランスファーゲート２１のドレインに接続されて
いる。第１の入力信号Ａの否定信号はトランスファーゲ
ート１９のドレインに接続されている。第３の入力信号
Ｃはトランスファーゲート２０のドレインに接続されて
いる。第３の入力信号Ｃの否定信号はトランスファーゲ
ート１８のドレインに接続されている。第１演算部１の
出力Ｄは、トランスファーゲート１８及び２０を構成す
るＮ型電界効果トランジスタのゲートに接続されてい
る。同じく出力Ｄは、トランスファーゲート１９及び２
１を構成するＰ型電界効果トランジスタのゲートに出力
されている。第１演算部１の出力Ｄの否定信号は、トラ
ンスファーゲート１９及び２１を構成するＮ型電界効果
トランジスタのゲートに接続されている。同じく出力Ｄ
の否定信号は、トランスファーゲート１８及び２０を構
成するＰ型電界効果トランジスタのゲートに接続されて
いる。トランスファーゲート１８及び１９のソースはイ
ンバータ２２の入力端子に接続されている。トランスフ
ァーゲート２０及び２１のソースはインバータ２３の入
力端子に接続されている。
【００２６】次に、本実施例による全加算器の動作を説
明する。第１演算部１において、Ａがハイレベルのとき
にＮ型電界効果トランジスタ２及び５が導通してＢの否
定信号とＢがそれぞれＤとＤの否定信号に出力され、Ａ
がローレベルのときにＮ型電界効果トランジスタ３及び
４が導通してＢとＢの否定信号がそれぞれＤとＤの否定
信号に出力される。これを論理式で表すと、
明する。第１演算部１において、Ａがハイレベルのとき
にＮ型電界効果トランジスタ２及び５が導通してＢの否
定信号とＢがそれぞれＤとＤの否定信号に出力され、Ａ
がローレベルのときにＮ型電界効果トランジスタ３及び
４が導通してＢとＢの否定信号がそれぞれＤとＤの否定
信号に出力される。これを論理式で表すと、
【００２７】
【数５】
【００２８】となり、ＤおよびＤの否定信号はそれぞれ
ＡとＢの排他的論理和信号及び排他的論理和信号の否定
信号となる。
ＡとＢの排他的論理和信号及び排他的論理和信号の否定
信号となる。
【００２９】第２演算部６において、Ｄがハイレベルの
ときにトランスファーゲート９および１１が導通してＣ
の否定信号とＣがそれぞれＥとＥの否定信号に出力さ
れ、Ｄがローレベルのときにトランスファーゲート１０
および１２が導通してＣとＣの否定信号がそれぞれＥと
Ｅの否定信号に出力される。これを論理式で表すと、
ときにトランスファーゲート９および１１が導通してＣ
の否定信号とＣがそれぞれＥとＥの否定信号に出力さ
れ、Ｄがローレベルのときにトランスファーゲート１０
および１２が導通してＣとＣの否定信号がそれぞれＥと
Ｅの否定信号に出力される。これを論理式で表すと、
【００３０】
【数６】
【００３１】となり、ＥおよびＥの否定信号はそれぞれ
Ａ、Ｂ、Ｃを加算した際の和信号および和信号の否定信
号となる。
Ａ、Ｂ、Ｃを加算した際の和信号および和信号の否定信
号となる。
【００３２】第３演算部１５において、Ｄがハイレベル
のときにトランスファーゲート１８及び２０が導通して
ＣとＣの否定信号がそれぞれＦとＦの否定信号に出力さ
れ、Ｄがローレベルのときにトランスファーゲート１９
および２１が導通してＡとＡの否定信号がそれぞれＦと
Ｆの否定信号に出力される。これを論理式で表すと、
のときにトランスファーゲート１８及び２０が導通して
ＣとＣの否定信号がそれぞれＦとＦの否定信号に出力さ
れ、Ｄがローレベルのときにトランスファーゲート１９
および２１が導通してＡとＡの否定信号がそれぞれＦと
Ｆの否定信号に出力される。これを論理式で表すと、
【００３３】
【数７】
【００３４】となり、ＦおよびＦの否定信号はそれぞれ
Ａ、Ｂ、Ｃを加算した際の桁上げ信号及び桁上げ信号の
否定信号となる。
Ａ、Ｂ、Ｃを加算した際の桁上げ信号及び桁上げ信号の
否定信号となる。
【００３５】以上示したように相補的な３つの入力信号
に対して相補的な和信号および桁上げ信号が得られる。
に対して相補的な和信号および桁上げ信号が得られる。
【００３６】図１において、中間出力ＤおよびＤの否定
信号の電圧の最大値は、入力信号ＢおよびＢの否定信号
の電圧の最大値よりもＮ型電界効果トランジスタのしき
い値の分だけ小さくなるが、Ｎ型電界効果トランジスタ
とＰ型電界効果トランジスタから構成されるトランスフ
ァーゲートを介しているのでインバータ１３、１４、２
２、２３の入力端子の電圧の最大値は入力信号Ａ、Ａの
否定信号、Ｂ、Ｂの否定信号、Ｃ、Ｃの否定信号の電圧
の最大値と等しくなる。そのため、インバータ１３、１
４、２２、２３の出力の立ち下がりは、図２、図３に示
す従来例よりも速くなり、同時にインバータ１３、１
４、２２、２３を構成するトランジスタに貫通電流が流
れにくくなるので消費電力が小さくなる。また、図２、
図３の従来例の演算部の数が５であるのに対し、演算部
の数が３と少なくなるので、Ｎ型電界効果トランジスタ
とＰ型電界効果トランジスタから構成されるトランスフ
ァーゲートを用いていても必要となるトランジスタ数は
２０個で、図２、図３に示す従来例と変わらない。
信号の電圧の最大値は、入力信号ＢおよびＢの否定信号
の電圧の最大値よりもＮ型電界効果トランジスタのしき
い値の分だけ小さくなるが、Ｎ型電界効果トランジスタ
とＰ型電界効果トランジスタから構成されるトランスフ
ァーゲートを介しているのでインバータ１３、１４、２
２、２３の入力端子の電圧の最大値は入力信号Ａ、Ａの
否定信号、Ｂ、Ｂの否定信号、Ｃ、Ｃの否定信号の電圧
の最大値と等しくなる。そのため、インバータ１３、１
４、２２、２３の出力の立ち下がりは、図２、図３に示
す従来例よりも速くなり、同時にインバータ１３、１
４、２２、２３を構成するトランジスタに貫通電流が流
れにくくなるので消費電力が小さくなる。また、図２、
図３の従来例の演算部の数が５であるのに対し、演算部
の数が３と少なくなるので、Ｎ型電界効果トランジスタ
とＰ型電界効果トランジスタから構成されるトランスフ
ァーゲートを用いていても必要となるトランジスタ数は
２０個で、図２、図３に示す従来例と変わらない。
【００３７】第３演算部１５において、トランスファー
ゲート１９および２１の入力をそれぞれＡとＡの否定信
号にしたが、代わりにＢとＢの否定信号にしても同様の
結果が得られる。
ゲート１９および２１の入力をそれぞれＡとＡの否定信
号にしたが、代わりにＢとＢの否定信号にしても同様の
結果が得られる。
【００３８】
【発明の効果】第１および第２の入力信号の排他的論理
和および排他的論理和の否定信号を生成する第１の演算
部と、前記排他的論理和信号および排他的論理和の否定
信号を用いて第３の入力信号あるいは第３の入力信号の
否定信号を選択することにより、和信号および和信号の
否定信号を生成する第２の演算部と、前記排他的論理和
信号および排他的論理和の否定信号を用いて第１の入力
信号及び第１の入力信号の否定信号あるいは第３の入力
信号及び第３の入力信号の否定信号を選択することによ
り、桁上げ信号および桁上げ信号の否定信号を生成する
第３の演算部とを備え、前記第２の演算部及び前記第３
の演算部の少なくとも１方は、Ｎ型電界効果トランジス
タとＰ型電界効果トランジスタとからなる４組のトラン
スファーゲートを含み、前記排他的論理和信号がハイレ
ベルの場合に２組のトランスファーゲートが導通し、前
記排他的論理和信号がローレベルの場合に他の２組のト
ランスファーゲートが導通することを特徴とするので、
インバータの入力端子の最大値を入力信号の電圧の最大
値と等しくでき、インバータの出力の立ち下がりが速く
なり、同時にインバ−タを構成するトランジスタに貫通
電流が流れることが防げるため消費電力が小さくなる。
従って、トランジスタ数を増やすことなく高速に演算で
き、かつ低消費電力の全加算器を提供できる。
和および排他的論理和の否定信号を生成する第１の演算
部と、前記排他的論理和信号および排他的論理和の否定
信号を用いて第３の入力信号あるいは第３の入力信号の
否定信号を選択することにより、和信号および和信号の
否定信号を生成する第２の演算部と、前記排他的論理和
信号および排他的論理和の否定信号を用いて第１の入力
信号及び第１の入力信号の否定信号あるいは第３の入力
信号及び第３の入力信号の否定信号を選択することによ
り、桁上げ信号および桁上げ信号の否定信号を生成する
第３の演算部とを備え、前記第２の演算部及び前記第３
の演算部の少なくとも１方は、Ｎ型電界効果トランジス
タとＰ型電界効果トランジスタとからなる４組のトラン
スファーゲートを含み、前記排他的論理和信号がハイレ
ベルの場合に２組のトランスファーゲートが導通し、前
記排他的論理和信号がローレベルの場合に他の２組のト
ランスファーゲートが導通することを特徴とするので、
インバータの入力端子の最大値を入力信号の電圧の最大
値と等しくでき、インバータの出力の立ち下がりが速く
なり、同時にインバ−タを構成するトランジスタに貫通
電流が流れることが防げるため消費電力が小さくなる。
従って、トランジスタ数を増やすことなく高速に演算で
き、かつ低消費電力の全加算器を提供できる。
【図１】本発明の実施例による全加算器の回路図であ
る。
る。
【図２】従来例による全加算器の和信号生成部分の回路
図である。
図である。
【図３】従来例による全加算器の桁上げ信号生成部分の
回路図である。
回路図である。
１、６、１５、２４、２９、３６、４１、４６ 演算部 ２〜５、７、１６、２５〜１８、３０〜３３、３７〜４
０、４２〜４５、４７〜５０ Ｎ型電界効果トランジス
タ ８，１７ Ｐ型電界効果トランジスタ ９〜１２、１８〜２１ トランスファーゲート １３、１４、２２、２３、３４、３５、５１、５２ イ
ンバータ
０、４２〜４５、４７〜５０ Ｎ型電界効果トランジス
タ ８，１７ Ｐ型電界効果トランジスタ ９〜１２、１８〜２１ トランスファーゲート １３、１４、２２、２３、３４、３５、５１、５２ イ
ンバータ
Claims (5)
- 【請求項１】 第１、第２、第３の入力信号の入力に対
して、和信号および桁上げ信号を出力する全加算器であ
って、 第１および第２の入力信号の排他的論理和信号および排
他的論理和の否定信号を生成する第１の演算部と、前記
排他的論理和信号および排他的論理和の否定信号を用い
て第３の入力信号あるいは第３の入力信号の否定信号を
選択することにより、和信号および和信号の否定信号を
生成する第２の演算部と、前記排他的論理和信号および
排他的論理和の否定信号を用いて第１の入力信号及び第
１の入力信号の否定信号あるいは第３の入力信号及び第
３の入力信号の否定信号を選択することにより、桁上げ
信号および桁上げ信号の否定信号を生成する第３の演算
部とを備え、前記第２の演算部及び前記第３の演算部の
少なくとも１方は、Ｎ型電界効果トランジスタとＰ型電
界効果トランジスタとからなる４組のトランスファーゲ
ートを含み、前記排他的論理和信号がハイレベルの場合
に２組のトランスファーゲートが導通し、前記排他的論
理和信号がローレベルの場合に他の２組のトランスファ
ーゲートが導通することを特徴とする全加算器。 - 【請求項２】 前記第１の演算部は、４つのＮ型電界効
果トランジスタから構成され、第１の入力信号がゲート
電極に入力される２つのＮ型電界効果トランジスタが導
通することにより、第２の入力信号の否定信号と第２の
入力信号とがそれぞれ前記排他的論理和信号と排他的論
理和信号の否定信号として出力され、第１の入力信号の
否定信号がゲート電極に入力される２つのＮ型電界効果
トランジスタが導通することにより、第２の入力信号と
第２の入力信号の否定信号とがそれぞれ前記排他的論理
和信号と排他的論理和信号の否定信号として出力される
ように構成されることを特徴とする請求項１記載の全加
算器。 - 【請求項３】 前記第２の演算部は、前記排他的論理和
信号がハイレベルの場合に２組のトランスファーゲート
が導通することにより、第３の入力信号の否定信号と第
３の入力信号とがそれぞれ前記和信号と和信号の否定信
号として出力され、前記排他的論理和信号がローレベル
の場合に他の２組のトランスファーゲートが導通するこ
とにより、第３の入力信号と第３の入力信号の否定信号
とがそれぞれ前記和信号と和信号の否定信号として出力
されるように構成されることを特徴とする請求項１記載
の全加算器。 - 【請求項４】 前記第３の演算部は、前記排他的論理和
信号がハイレベルの場合に２組のトランスファーゲート
が導通することにより、第３の入力信号と第３の入力信
号の否定信号とがそれぞれ前記桁上げ信号と桁上げ信号
の否定信号として出力され、前記排他的論理和信号がロ
ーレベルの場合に他の２組のトランスファーゲートが導
通することにより、第１の入力信号と第１の入力信号の
否定信号とがそれぞれ前記桁上げ信号と桁上げ信号の否
定信号として出力されるように構成されることを特徴と
する請求項１記載の全加算器。 - 【請求項５】 前記第３の演算部は、第１の入力信号と
第１の入力信号の否定信号の代わりに、第２の入力信号
と第２の入力信号の否定信号を用いることを特徴とする
請求項１記載の全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31479492A JP3157056B2 (ja) | 1992-11-25 | 1992-11-25 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31479492A JP3157056B2 (ja) | 1992-11-25 | 1992-11-25 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06161711A JPH06161711A (ja) | 1994-06-10 |
| JP3157056B2 true JP3157056B2 (ja) | 2001-04-16 |
Family
ID=18057681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31479492A Expired - Fee Related JP3157056B2 (ja) | 1992-11-25 | 1992-11-25 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157056B2 (ja) |
-
1992
- 1992-11-25 JP JP31479492A patent/JP3157056B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06161711A (ja) | 1994-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4471454A (en) | Fast, efficient, small adder | |
| KR100491843B1 (ko) | 반도체집적회로 | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JPH01286618A (ja) | 出力回路およびそれを用いた論理回路 | |
| JP3396720B2 (ja) | 部分積生成回路 | |
| KR19990022761A (ko) | 제 1 뉴런 ｍｏｓｆｅｔ 및 기준 소오스에 의해 제공되는 2개의 전기값을 비교하기 위한 회로 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| Tabassum et al. | Comparative analysis and simulation of different CMOS full adders using cadence in 90 nm technology | |
| JP3157056B2 (ja) | 全加算器 | |
| US4931981A (en) | Multi-place ripple-carry adder | |
| EP0224841B1 (en) | Logic arithmetic circuit | |
| US5936427A (en) | Three-input exclusive NOR circuit | |
| Saida et al. | Implementation of low power BCD adder using gate diffusion input cell | |
| US4839849A (en) | Ripple-carry adder | |
| Himabindu et al. | Design of area and power efficient full adder in 180nm | |
| Maniusha et al. | Low Power and Area Efficieny ALU With Different Type of Low Power in Full Adders | |
| JPS58210716A (ja) | シユミツトトリガ−回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JP2546398B2 (ja) | レベル変換回路 | |
| Singh et al. | Design and Implementation of 8 Bit Multiplier Using MGDI | |
| JPH0377537B2 (ja) | ||
| JPH0869371A (ja) | 全加算器 | |
| JPH04172809A (ja) | フリップ・フロップ回路 | |
| JP2570161B2 (ja) | チップイネーブル回路 | |
| SU1177809A1 (ru) | Узел формирования переноса в сумматоре |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |