JPH0869371A

JPH0869371A - 全加算器

Info

Publication number: JPH0869371A
Application number: JP20483394A
Authority: JP
Inventors: Yoshitaka Kitao; 嘉貴北尾
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-08-30
Filing date: 1994-08-30
Publication date: 1996-03-12

Abstract

(57)【要約】【目的】素子数を減少させて高集積化が可能な全加算
器を提供する。【構成】加数Ａ、被加数Ｂ、前段からの桁上がりＣを
入力とする。インバータＩ１〜Ｉ３により、入力Ａ，
Ｂ，Ｃの反転信号ＮＡ，ＮＢ，ＮＣを生成し、回路ブロ
ック１によりＡ，Ｂの否定排他的論理和、排他的論理和
を生成する。この排他的論理和、否定排他的論理和がト
ランスファゲートＴ１〜Ｔ４の制御信号となる。排他的
論理和が論理値１の場合、Ｔ１，Ｔ３は非導通、Ｔ２，
Ｔ４は導通して、Ｔ２は和信号ＱＳとしてＣの値を、Ｔ
４は桁上がり信号ＱＣとしてＡの値を出力する。また、
排他的論理和が論理値０の場合、Ｔ２，Ｔ４は非導通、
Ｔ１，Ｔ３が導通して、Ｔ１はＱＳとしてＮＣの値を、
Ｔ３はＱＣとしてＣの値を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＣＭＯＳ回路で構成さ
れる全加算器に関するものである。

【０００２】

【従来の技術】表１に全加算器の入出力関係を示す真理
値表を示す。

【０００３】

【表１】表１において、全加算器は３入力２出力、すなわちＡは
加数信号、Ｂは被加数信号、Ｃは前段からの桁上がり信
号であり、ＱＳは和信号、ＱＣは次段への桁上がり信号
である。また、Ａ〇Ｂは加数信号Ａと被加数信号Ｂとの
排他的論理和信号を表す。以下、同じ。

【０００４】表１に示した全加算器の入出力関係に基づ
いてＣＭＯＳ回路で構成した従来の全加算器の一例を図
２に示す。図２において、Ａは加数信号、Ｂは被加数信
号、Ｃは前段からの桁上がり信号、８は和信号出力端
子、９は桁上がり信号出力端子、１０は電源電圧端子、
１１は接地端子、１２は和信号を生成する和信号生成回
路ブロック、１３は次段への桁上がり信号を生成する桁
上がり信号生成回路ブロックである。６１〜７７はＰ型
ＭＯＳトランジスタ、８１〜９７はＮ型ＭＯＳトランジ
スタである。

【０００５】以下、図２を用いて全加算器の動作説明を
行う。和信号生成回路ブロック１２では、先ずＰ型ＭＯ
Ｓトランジスタ６１〜６５およびＮ型ＭＯＳトランジス
タ８１〜８５により、加数信号Ａと被加数信号Ｂの排他
的論理和信号（Ａ〇Ｂ）を生成する。さらに、Ｐ型ＭＯ
Ｓトランジスタ６６〜７０およびＮ型ＭＯＳトランジス
タ８６〜９０により加数信号Ａと被加数信号Ｂの排他的
論理和信号（Ａ〇Ｂ）とＣとの排他的論理和信号（（Ａ
〇Ｂ）〇Ｃ）を和信号として生成し、和信号出力端子８
より出力する。

【０００６】一方、桁上がり信号生成回路ブロック１３
では、Ｐ型ＭＯＳトランジスタ７１〜７６およびＮ型Ｍ
ＯＳトランジスタ９１〜９６により反転桁上がり信号が
生成され、Ｐ型ＭＯＳトランジスタ７７およびＮ型ＭＯ
Ｓトランジスタ９７で構成されるインバータ回路でさら
に反転して桁上がり信号として、（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ
・Ａ）を桁上がり信号出力端子９より出力する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、全加算器を構成するために多数のＭＯ
Ｓトランジスタが必要となっていた。図２の例では３４
個のＭＯＳトランジスタを要している。したがって、ひ
とつの全加算器の素子数が多いために、多数個の全加算
器を集積して回路を構成するという場合において、高集
積化に大きな制約を与えるという問題を有していた。

【０００８】この発明はかかる問題点に鑑み、素子数を
減少させて高集積度の回路が容易に構成可能な全加算器
を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
めに、この発明の全加算器は、加数信号と被加数信号と
の排他的論理和信号および否定排他的論理和信号を生成
する排他的論理和信号生成回路ブロックと、前記排他的
論理和信号および前記否定排他的論理和信号により導通
・非導通が制御され前段からの桁上がり信号の反転信号
を入力とする第１のトランスファゲートと、前記排他的
論理和信号および前記否定排他的論理和信号により導通
・非導通が制御され前記前段からの桁上がり信号を入力
とし出力端を前記第１のトランスファゲートと共通接続
した第２のトランスファゲートと、前記排他的論理和信
号および前記否定排他的論理和信号により導通・非導通
が制御され前記前段からの桁上がり信号を入力とする第
３のトランスファゲートと、前記排他的論理和信号およ
び前記否定排他的論理和信号により導通・非導通が制御
され前記加数信号および前記被加数信号の何れか一方を
入力とし出力端を前記第３のトランスファゲートと共通
接続した第４のトランスファゲートと、前記第１および
第２のトランスファゲートの共通出力端に設けた和信号
出力端子と、前記第３および第４のトランスファゲート
の共通出力端に設けた桁上がり信号出力端子とを備え、
前記排他的論理和信号が論理値“１”のときに前記第１
および第３のトランスファゲートを非導通とし、前記第
２および第４のトランスファゲートを導通とし、前記排
他的論理和信号が論理値“０”のときに前記第１および
第３のトランスファゲートを導通とし、前記第２および
第４のトランスファゲートを非導通とするように前記第
１ないし第４のトランスファゲートに前記排他的論理和
信号および前記否定排他的論理和信号を与えたものであ
る。

【００１０】

【作用】この発明の構成によれば、和信号として前段か
らの桁上がり信号の反転信号および前段からの桁上がり
信号のいずれか一方が、第１および第２のトランスファ
ゲートのいずれかを通し、加数信号と被加数信号との排
他的論理和信号および否定排他的論理和信号に応じて選
択的に出力される。また、次段への桁上がり信号として
前段からの桁上がり信号および加数信号（被加数の場合
もある）のいずれか一方が、第３および第４のトランス
ファゲートのいずれかを通し、前記排他的論理和信号お
よび前記否定排他的論理和信号に応じて選択的に出力さ
れる。この回路構成をとることにより、素子数を減少し
て全加算器を集積して回路を構成する場合に集積度を高
くできる。

【００１１】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１はこの発明の一実施例の全加算器
を示す回路図であり、図２に示した従来例と同じ機能の
構成要素には同じ番号を付した。図１において、Ａは加
数信号、Ｂは被加数信号、Ｃは前段からの桁上がり信号
であり、この加数信号Ａ，被加数信号Ｂおよび前段から
の桁上がり信号Ｃがこの回路の入力となる。Ｉ１〜Ｉ３
は加数信号Ａ，被加数信号Ｂおよび前段からの桁上がり
信号Ｃの反転信号ＮＡ，ＮＢ，ＮＣを生成するインバー
タである。１は加数信号Ａおよび被加数信号Ｂの排他的
論理和信号（Ａ〇Ｂ）と否定排他的論理和信号（＾（Ａ
〇Ｂ）：＾（Ａ〇Ｂ）は（Ａ〇Ｂ）の否定を意味する。
以下、同じ。）をそれぞれ生成する排他的論理和信号生
成回路ブロックである。

【００１２】Ｔ１，Ｔ２は加数信号Ａおよび被加数信号
Ｂの排他的論理和信号（Ａ〇Ｂ）と否定排他的論理和信
号（＾（Ａ〇Ｂ））によって導通・非導通が制御され共
通の出力端より和信号ＱＳを出力するトランスファゲー
トである。Ｔ３，Ｔ４は加数信号Ａおよび被加数信号Ｂ
の排他的論理和信号（Ａ〇Ｂ）と否定排他的論理和信号
（＾（Ａ〇Ｂ））によって導通・非導通が制御され共通
の出力端より次段への桁上がり信号ＱＣを出力するトラ
ンスファゲートである。

【００１３】具体的には、トランスファゲートＴ１は、
前段からの桁上がり信号Ｃの反転信号ＮＣを入力とし排
他的論理和信号（Ａ〇Ｂ）をＮチャネル側制御信号とし
否定排他的論理和信号（＾（Ａ〇Ｂ））をＰチャネル側
制御信号とする。トランスファゲートＴ２は、前段から
の桁上がり信号Ｃを入力とし排他的論理和信号（Ａ〇
Ｂ）をＰチャネル側制御信号とし否定排他的論理和信号
（＾（Ａ〇Ｂ））をＮチャネル側制御信号とする。トラ
ンスファゲートＴ３は、前段からの桁上がり信号Ｃを入
力とし排他的論理和信号（Ａ〇Ｂ）をＮチャネル側制御
信号とし否定排他的論理和信号（＾（Ａ〇Ｂ））をＰチ
ャネル側制御信号とする。トランスファゲートＴ４は、
加数信号Ａ（被加数信号Ｂでもよい）を入力とし排他的
論理和信号（Ａ〇Ｂ）をＰチャネル側制御信号とし否定
排他的論理和信号（＾（Ａ〇Ｂ））をＮチャネル側制御
信号とする。このように制御信号を与えると、排他的論
理和信号が論理値“１”で否定排他的論理和信号が論理
値“０”であるときに、第１および第３のトランスファ
ゲートＴ１，Ｔ３を非導通とし、第２および第４のトラ
ンスファゲートＴ２，Ｔ４を導通とし、排他的論理和信
号が論理値“０”で否定排他的論理和信号が論理値
“１”であるときに、第１および第３のトランスファゲ
ートＴ１，Ｔ３を導通とし、第２および第４のトランス
ファゲートＴ２，Ｔ４を非導通となる。

【００１４】８は和信号出力端子、９は桁上がり信号出
力端子、１０は電源電圧端子、１１は接地端子である。
６１〜６８はＰ型ＭＯＳトランジスタ、８１〜８８はＮ
型ＭＯＳトランジスタである。図１に示した回路例は、
図２の真理値表に基づき、加数信号Ａ、被加数信号Ｂ、
前段からの桁上がり信号Ｃ、各々の反転信号ＮＡ，Ｎ
Ｂ，ＮＣ、加数信号Ａと被加数信号Ｂの排他的論理和信
号（Ａ〇Ｂ）、加数信号Ａと被加数信号Ｂの否定排他的
論理和信号（＾（Ａ〇Ｂ））をもとに、つぎの（数
１），（数２）の論理式に従って、和出力ＱＳおよび次
段への桁上がり信号ＱＣを出力するように回路構成した
ものである。

【００１５】

【数１】ＱＳ＝ＮＣ・（Ａ〇Ｂ）＋Ｃ・（＾（Ａ〇Ｂ））

【００１６】

【数２】ＱＣ＝Ｃ・（Ａ〇Ｂ）＋Ａ・（＾（Ａ〇Ｂ））なお、
（数２）に代えて、（数３）を用いることもできる。

【００１７】

【数３】ＱＣ＝Ｃ・（Ａ〇Ｂ）＋Ｂ・（＾（Ａ〇Ｂ））つぎに、図１に示した全加算器の動作を考える。まず、
インバータＩ１〜Ｉ３の動作については、インバータＩ
１は加数信号Ａの反転信号ＮＡを、インバータＩ２は被
加数信号Ｂの反転信号ＮＢを、インバータＩ３は前段か
らの桁上がり信号Ｃの反転信号ＮＣをそれぞれ生成す
る。

【００１８】つぎに、排他的論理和信号生成回路ブロッ
ク１の動作を考える。排他的論理和信号生成回路ブロッ
ク１では加数Ａおよび被加数Ｂの排他的論理和信号（Ａ
〇Ｂ）と否定排他的論理和信号（＾（Ａ〇Ｂ））を生成
する。動作はつぎの２通りに場合分けすることができ
る。（１）加数Ａおよび被加数Ｂが同レベルの場合、つま
り、Ａ＝Ｂ＝“０”のときはＰ型ＭＯＳトランジスタ６
４，６５が導通し、またＡ＝Ｂ＝“１”のときはＰ型Ｍ
ＯＳトランジスタ６６，６７が導通して、両者の場合と
も排他的論理和信号（Ａ〇Ｂ）＝“０”、否定排他的論
理和信号（＾（Ａ〇Ｂ））＝“１”を出力する。

【００１９】（２）加数Ａおよび被加数Ｂが異レベルの
場合、つまり、Ａ＝“０”、Ｂ＝“１”のときはＮ型Ｍ
ＯＳトランジスタ８４，８５が導通し、またＡ＝
“１”、Ｂ＝“０”のときはＮ型ＭＯＳトランジスタ８
６，８７が導通して両者の場合とも（Ａ〇Ｂ）＝
“１”、（＾（Ａ〇Ｂ））＝“０”を出力する。つぎ
に、トランスファゲートＴ１〜Ｔ４の動作を考える。

【００２０】トランスファゲートＴ１〜Ｔ４は排他的論
理和信号生成回路ブロック１が生成する（Ａ〇Ｂ）およ
び（＾（Ａ〇Ｂ））を制御信号として、導通または非導
通となる。トランスファゲートＴ１〜Ｔ４の動作を順番
に考えると以下のようになる。（１）トランスファゲートＴ１は、（Ａ〇Ｂ）＝
“１”、（＾（Ａ〇Ｂ））＝“０”の場合に導通し、和
信号出力端子にＮＣを出力する。一方、（Ａ〇Ｂ）＝
“０”、（＾（Ａ〇Ｂ））＝“１”の場合は非導通とな
る。

【００２１】（２）トランスファゲートＴ２は、（Ａ〇
Ｂ）＝“０”、（＾（Ａ〇Ｂ））＝“１”の場合に導通
し、和信号出力端子にＣを出力する。一方、（Ａ〇Ｂ）
＝“１”、（＾（Ａ〇Ｂ））＝“０”の場合は非導通と
なる。（３）トランスファゲートＴ３は、（Ａ〇Ｂ）＝
“１”、（＾（Ａ〇Ｂ））＝“０”の場合に導通し、桁
上がり信号出力端子にＣを出力する。一方、（Ａ〇Ｂ）
＝“０”、（＾（Ａ〇Ｂ））＝“１”の場合は非導通と
なる。

【００２２】（４）トランスファゲートＴ４は、（Ａ〇
Ｂ）＝“０”、（＾（Ａ〇Ｂ））＝“１”の場合に導通
し、桁上がり信号出力端子にＡを出力する。一方、（Ａ
〇Ｂ）＝“１”、（＾（Ａ〇Ｂ））＝“０”の場合は非
導通となる。つまり、このトランスファゲートＴ１，Ｔ２の動作は前
記の（数１）の論理式に示した和信号ＱＳに対応し、ト
ランスファゲートＴ３，Ｔ４の動作は前記の（数２）ま
たは（数３）の論理式に示した次段への桁上がり信号Ｑ
Ｃに対応している。

【００２３】以上のように、排他的論理和信号生成回路
ブロック１で生成した加数信号Ａおよび被加数信号Ｂの
排他的論理和信号（Ａ〇Ｂ）および否定排他的論理和信
号（＾（Ａ〇Ｂ））により制御されるトランスファゲー
トＴ１〜Ｔ４を介して、和信号としては前段からの桁上
がり信号Ｃおよびその反転信号ＮＣのいずれか一方を選
択的に出力し、桁上がり信号としては加数信号Ａ（被加
数信号Ｂの場合もある）および前段からの桁上がり信号
Ｃのいずれか一方を選択的に出力する回路、つまり全加
算器を少素子数で構成することができる。図１の例では
２４個のＭＯＳトランジスタで全加算器を構成してい
る。したがって、全加算器を用いて回路構成する場合の
集積度を高めることが可能となる。

【００２４】

【発明の効果】この発明の全加算器によれば、加数信号
と被加数信号との排他的論理和信号および否定排他的論
理和信号とを生成する排他的論理和信号生成回路ブロッ
クを設け、この排他的論理和信号生成回路ブロックによ
り生成された排他的論理和信号および否定排他的論理和
信号により導通遮断がそれぞれ逆相に制御される第１お
よび第２のトランスファゲートと第３および第４のトラ
ンスファゲートとを設け、前段からの桁上がり信号の反
転信号を第１のトランスファゲートに入力し、前段から
の桁上がり信号を第２のトランスファゲートに入力し、
前段からの桁上がり信号を第３のトランスファゲートに
入力し、加数信号を第４のトランスファゲートに入力
し、第１および第２のトランスファゲートの出力を合成
して和信号とし、第３および第４のトランスファゲート
の出力を合成して次段への桁上がり信号としたので、少
ない素子数で回路を構成でき、全加算器を用いて回路構
成する場合の集積度を高めることが可能で、その実用的
価値は高い。

【図面の簡単な説明】

【図１】この発明の一実施例の全加算器の構成を示す回
路図である。

【図２】従来の全加算器の一例の構成を示す回路図であ
る。

【符号の説明】

１排他的論理和信号生成回路ブロックＩ１〜Ｉ３インバータＴ１〜Ｔ４トランスファゲート８和信号出力端子９桁上がり信号出力端子

Claims

【特許請求の範囲】

【請求項１】加数信号と被加数信号との排他的論理和
信号および否定排他的論理和信号を生成する排他的論理
和信号生成回路ブロックと、前記排他的論理和信号およ
び前記否定排他的論理和信号により導通・非導通が制御
され前段からの桁上がり信号の反転信号を入力とする第
１のトランスファゲートと、前記排他的論理和信号およ
び前記否定排他的論理和信号により導通・非導通が制御
され前記前段からの桁上がり信号を入力とし出力端を前
記第１のトランスファゲートと共通接続した第２のトラ
ンスファゲートと、前記排他的論理和信号および前記否
定排他的論理和信号により導通・非導通が制御され前記
前段からの桁上がり信号を入力とする第３のトランスフ
ァゲートと、前記排他的論理和信号および前記否定排他
的論理和信号により導通・非導通が制御され前記加数信
号および前記被加数信号の何れか一方を入力とし出力端
を前記第３のトランスファゲートと共通接続した第４の
トランスファゲートと、前記第１および第２のトランス
ファゲートの共通出力端に設けた和信号出力端子と、前
記第３および第４のトランスファゲートの共通出力端に
設けた桁上がり信号出力端子とを備え、前記排他的論理和信号が論理値“１”のときに前記第１
および第３のトランスファゲートを非導通とし、前記第
２および第４のトランスファゲートを導通とし、前記排
他的論理和信号が論理値“０”のときに前記第１および
第３のトランスファゲートを導通とし、前記第２および
第４のトランスファゲートを非導通とするように前記第
１ないし第４のトランスファゲートに前記排他的論理和
信号および前記否定排他的論理和信号を与えた全加算
器。