JPH11163718A - 論理ゲート - Google Patents
論理ゲートInfo
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- JPH11163718A JPH11163718A JP10277768A JP27776898A JPH11163718A JP H11163718 A JPH11163718 A JP H11163718A JP 10277768 A JP10277768 A JP 10277768A JP 27776898 A JP27776898 A JP 27776898A JP H11163718 A JPH11163718 A JP H11163718A
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- JP
- Japan
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- transistor
- logic
- channel type
- gate
- control signal
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Abstract
(57)【要約】
【課題】 最小の、回路コストと所要スペースを実現す
るために、所与の数の種々の論理機能に対して論理ゲー
トの数をできるだけ僅かにする。 【解決手段】 論理回路を、２つの制御信号（Ｌ０，Ｌ
１）に依存して、インバータとして及びＮＡＮＤゲート
として及びＮＯＲゲートとして作動せしめる。
るために、所与の数の種々の論理機能に対して論理ゲー
トの数をできるだけ僅かにする。 【解決手段】 論理回路を、２つの制御信号（Ｌ０，Ｌ
１）に依存して、インバータとして及びＮＡＮＤゲート
として及びＮＯＲゲートとして作動せしめる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理ゲートに関す
る。
る。
【０００２】
【従来の技術】論理ゲートはディジタル回路の重要な構
成部分である。種々の論理機能を実現するために、その
ときのそれぞれの論理機能のみを果たす固有の論理ゲー
トを、その都度作成しなければならない。その際、種々
の論理機能に対して種々のゲートが必要である欠点があ
る。
成部分である。種々の論理機能を実現するために、その
ときのそれぞれの論理機能のみを果たす固有の論理ゲー
トを、その都度作成しなければならない。その際、種々
の論理機能に対して種々のゲートが必要である欠点があ
る。
【０００３】米国特許第５３０９０４３号明細書に、Ｎ
ＡＮＤ出力とＮＯＲ出力とを有する論理ゲートが記載さ
れている。
ＡＮＤ出力とＮＯＲ出力とを有する論理ゲートが記載さ
れている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、所与
の数の種々の論理機能に対して論理ゲートの数をできる
だけ僅かにすることにある。
の数の種々の論理機能に対して論理ゲートの数をできる
だけ僅かにすることにある。
【０００５】
【課題を解決するための手段】上記課題は本発明によ
り、第１のチャネルタイプの、第１のトランジスタと第
２のトランジスタおよび第２のチャネルタイプの、第１
のトランジスタと第２のトランジスタが、相互に直列
に、第１の供給電位と第２の供給電位との間に設けられ
ており、第１のチャネルタイプの第３のトランジスタと
第２のチャネルタイプの第３のトランジスタとが、相互
に直列に、２つのチャネルタイプの第１のトランジスタ
と第２のトランジスタとから成る直列回路に対して並列
に配置されており、２つのチャネルタイプの第２のトラ
ンジスタが入力信号を用いて制御可能であり、第１のチ
ャネルタイプの第１のトランジスタと第２のチャネルタ
イプの第３のトランジスタとが、第１の制御信号を用い
て制御可能であり、第２のチャネルタイプの第１のトラ
ンジスタと第１のチャネルタイプの第３のトランジスタ
とが、第２の制御信号を用いて制御可能であり、２つの
チャネルタイプの第２のトランジスタとの間に設けられ
ている第１の接続点と、２つのチャネルタイプの第３の
トランジスタとの間に設けられている第２の接続点と
が、相互に接続されており、前記２つの接続点から、論
理ゲートの出力信号が作動中に取出されることにより解
決される。
り、第１のチャネルタイプの、第１のトランジスタと第
２のトランジスタおよび第２のチャネルタイプの、第１
のトランジスタと第２のトランジスタが、相互に直列
に、第１の供給電位と第２の供給電位との間に設けられ
ており、第１のチャネルタイプの第３のトランジスタと
第２のチャネルタイプの第３のトランジスタとが、相互
に直列に、２つのチャネルタイプの第１のトランジスタ
と第２のトランジスタとから成る直列回路に対して並列
に配置されており、２つのチャネルタイプの第２のトラ
ンジスタが入力信号を用いて制御可能であり、第１のチ
ャネルタイプの第１のトランジスタと第２のチャネルタ
イプの第３のトランジスタとが、第１の制御信号を用い
て制御可能であり、第２のチャネルタイプの第１のトラ
ンジスタと第１のチャネルタイプの第３のトランジスタ
とが、第２の制御信号を用いて制御可能であり、２つの
チャネルタイプの第２のトランジスタとの間に設けられ
ている第１の接続点と、２つのチャネルタイプの第３の
トランジスタとの間に設けられている第２の接続点と
が、相互に接続されており、前記２つの接続点から、論
理ゲートの出力信号が作動中に取出されることにより解
決される。
【０００６】本発明の論理ゲートは有利には、インバー
タとしてもＮＯＲゲートとしてまたＮＡＮＤゲートとし
ても作動される。本発明の論理ゲートの機能を従来の公
知の論理ゲートによって実現しようとすると、ＯＲゲー
トをＮＡＮＤゲートの第１の入力側に接続するか、また
はＡＮＤゲートをＮＯＲゲートの第１の入力側に接続し
なければならない。前記２つの場合において、作動中
に、２つの所謂ゲート走行時間に相当する走行遅延時間
（入力信号の印加と出力信号の発生との間の経過時間）
が生じてしまう。これに対して本発明の論理ゲートで
は、走行遅延時間は１つのゲート走行時間のみである。
タとしてもＮＯＲゲートとしてまたＮＡＮＤゲートとし
ても作動される。本発明の論理ゲートの機能を従来の公
知の論理ゲートによって実現しようとすると、ＯＲゲー
トをＮＡＮＤゲートの第１の入力側に接続するか、また
はＡＮＤゲートをＮＯＲゲートの第１の入力側に接続し
なければならない。前記２つの場合において、作動中
に、２つの所謂ゲート走行時間に相当する走行遅延時間
（入力信号の印加と出力信号の発生との間の経過時間）
が生じてしまう。これに対して本発明の論理ゲートで
は、走行遅延時間は１つのゲート走行時間のみである。
【０００７】
【発明の実施の形態】次に本発明を実施の形態に基づき
図を用いて詳細に説明する。
図を用いて詳細に説明する。
【０００８】図１に、２つの供給電位ＶＤＤとＶＳＳと
の間に相互に並列に２つの回路分岐が設けられている。
の間に相互に並列に２つの回路分岐が設けられている。
【０００９】一方の回路分岐は、第１のチャネルタイプ
の、第１のトランジスタ（Ｐ１）と第２のトランジスタ
Ｐ２および第２のチャネルタイプの、第１のトランジス
タ（Ｎ１）と第２のトランジスタＮ２を含んでいる。こ
れらの４つのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は次
のように相互に直列に配置されており、つまり、第１の
チャネルタイプの２つのトランジスタＰ１，Ｐ２のそれ
ぞれが、それぞれ直列に接続されており、第２のチャネ
ルタイプの２つのトランジスタＮ１，Ｎ２のそれぞれ
が、直列に接続されており、第１のチャネルタイプの２
つのトランジスタＰ１，Ｐ２のうちの１つが、第２のチ
ャネルタイプの２つのトランジスタＮ１，Ｎ２のうちの
１つと接続されている。図１では、第２のトランジスタ
Ｐ２と第２のトランジスタＮ２とが接続されている。相
互に接続された、異なるチャネルタイプの２つのトラン
ジスタの間に（図１において、トランジスタＰ２とＮ２
との間に）、第１の接続点Ｋ１が形成されている。
の、第１のトランジスタ（Ｐ１）と第２のトランジスタ
Ｐ２および第２のチャネルタイプの、第１のトランジス
タ（Ｎ１）と第２のトランジスタＮ２を含んでいる。こ
れらの４つのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は次
のように相互に直列に配置されており、つまり、第１の
チャネルタイプの２つのトランジスタＰ１，Ｐ２のそれ
ぞれが、それぞれ直列に接続されており、第２のチャネ
ルタイプの２つのトランジスタＮ１，Ｎ２のそれぞれ
が、直列に接続されており、第１のチャネルタイプの２
つのトランジスタＰ１，Ｐ２のうちの１つが、第２のチ
ャネルタイプの２つのトランジスタＮ１，Ｎ２のうちの
１つと接続されている。図１では、第２のトランジスタ
Ｐ２と第２のトランジスタＮ２とが接続されている。相
互に接続された、異なるチャネルタイプの２つのトラン
ジスタの間に（図１において、トランジスタＰ２とＮ２
との間に）、第１の接続点Ｋ１が形成されている。
【００１０】他方の回路分岐は、相互に直列に、第１の
チャネルタイプの第３のトランジスタＰ３と第２のチャ
ネルタイプの第３のトランジスタＮ３とを含んでいる。
前記２つの第３のトランジスタは第２の接続点Ｋ２に相
互に接続されている。
チャネルタイプの第３のトランジスタＰ３と第２のチャ
ネルタイプの第３のトランジスタＮ３とを含んでいる。
前記２つの第３のトランジスタは第２の接続点Ｋ２に相
互に接続されている。
【００１１】２つの接続点Ｋ１，Ｋ２は相互に接続され
ている。これらの接続点において、作動中に論理ゲート
の出力信号ＯＵＴが発生する。２つの第２のトランジス
タＰ２，Ｎ２のゲートは、入力信号ＩＮを用いて制御可
能である。第１のチャネルタイプの第１のトランジスタ
Ｐ１と第２のチャネルタイプの第３のトランジスタＮ３
のゲートは、第１の制御信号Ｌ０を用いて制御可能であ
る。第２のチャネルタイプの第１のトランジスタＮ１と
第１のチャネルタイプの第３のトランジスタＰ３のゲー
トは、第２の制御信号Ｌ１を用いて制御可能である。
ている。これらの接続点において、作動中に論理ゲート
の出力信号ＯＵＴが発生する。２つの第２のトランジス
タＰ２，Ｎ２のゲートは、入力信号ＩＮを用いて制御可
能である。第１のチャネルタイプの第１のトランジスタ
Ｐ１と第２のチャネルタイプの第３のトランジスタＮ３
のゲートは、第１の制御信号Ｌ０を用いて制御可能であ
る。第２のチャネルタイプの第１のトランジスタＮ１と
第１のチャネルタイプの第３のトランジスタＰ３のゲー
トは、第２の制御信号Ｌ１を用いて制御可能である。
【００１２】このようなトランジスタの配置及び信号の
印加により、論理ゲートがインバータとしてもＮＯＲゲ
ートとしてもＮＡＮＤゲートとしても作動させることが
できる。このことは次のように行われる（所謂正論理と
見なされている）。
印加により、論理ゲートがインバータとしてもＮＯＲゲ
ートとしてもＮＡＮＤゲートとしても作動させることが
できる。このことは次のように行われる（所謂正論理と
見なされている）。
【００１３】第１の制御信号Ｌ０がＬの論理レベル（つ
まり“０”）を有し、第２の制御信号Ｌ１がＨの論理レ
ベル（つまり“１”）を有する場合、入力信号ＩＮは出
力信号ＯＵＴとして反転した形で現れる。つまり、論理
ゲートは入力信号ＩＮに関してインバータとして動作す
る。
まり“０”）を有し、第２の制御信号Ｌ１がＨの論理レ
ベル（つまり“１”）を有する場合、入力信号ＩＮは出
力信号ＯＵＴとして反転した形で現れる。つまり、論理
ゲートは入力信号ＩＮに関してインバータとして動作す
る。
【００１４】第１の制御信号Ｌ０がＬの論理レベルを有
する場合、入力信号ＩＮと第２の制御信号Ｌ１とのＮＡ
ＮＤ結合の結果が出力信号ＯＵＴとして生ずる。つま
り、論理ゲートはＮＡＮＤゲートとして動作する。第２
の制御信号Ｌ１がＨの論理レベルを有する場合、入力信
号ＩＮと第１の制御信号Ｌ０とのＮＯＲ結合の結果が出
力信号ＯＵＴとして生ずる。つまり、論理ゲートはＮＯ
Ｒゲートとして動作する。
する場合、入力信号ＩＮと第２の制御信号Ｌ１とのＮＡ
ＮＤ結合の結果が出力信号ＯＵＴとして生ずる。つま
り、論理ゲートはＮＡＮＤゲートとして動作する。第２
の制御信号Ｌ１がＨの論理レベルを有する場合、入力信
号ＩＮと第１の制御信号Ｌ０とのＮＯＲ結合の結果が出
力信号ＯＵＴとして生ずる。つまり、論理ゲートはＮＯ
Ｒゲートとして動作する。
【００１５】本発明の論理ゲートは、最小の回路コスト
と最小の所要スペースにて３つの異なる形のゲートとし
て用いることができる。注意すべき点は、第１の制御信
号Ｌ０がＨの論理レベルを有することと第２の制御信号
Ｌ１がＬの論理レベルを有することとが同時に生じては
ならないことだけである。つまりその場合、２つの第３
のトランジスタＰ３，Ｎ３が同時に導通するので、第３
のトランジスタＰ３，Ｎ３を介して２つの供給電位ＶＤ
ＤとＶＳＳとの間に短絡が生じてしまうのである。しか
しながらこのような短絡のケースは、２つの第３のトラ
ンジスタＰ３，Ｎ３を、許容できないほどの高い電流が
流れないように、該トランジスタＰ３，Ｎ３が導電状態
においても、十分に高抵抗で導通するように設計するこ
とによって回避できる。
と最小の所要スペースにて３つの異なる形のゲートとし
て用いることができる。注意すべき点は、第１の制御信
号Ｌ０がＨの論理レベルを有することと第２の制御信号
Ｌ１がＬの論理レベルを有することとが同時に生じては
ならないことだけである。つまりその場合、２つの第３
のトランジスタＰ３，Ｎ３が同時に導通するので、第３
のトランジスタＰ３，Ｎ３を介して２つの供給電位ＶＤ
ＤとＶＳＳとの間に短絡が生じてしまうのである。しか
しながらこのような短絡のケースは、２つの第３のトラ
ンジスタＰ３，Ｎ３を、許容できないほどの高い電流が
流れないように、該トランジスタＰ３，Ｎ３が導電状態
においても、十分に高抵抗で導通するように設計するこ
とによって回避できる。
【図１】本発明の論理ゲートの回路略図である。
Ｐ１，Ｐ２，Ｐ３ 第１のトランジスタ Ｎ１，Ｎ２，Ｎ３ 第２のトランジスタ Ｋ１，Ｋ２ 接続点 Ｌ０ 第１の制御信号 Ｌ１ 第２の制御信号 ＩＮ 入力信号 ＯＵＴ 出力信号 ＶＤＤ，ＶＳＳ 供給電位
Claims (1)
- 【請求項１】 第１のチャネルタイプの、第１のトラン
ジスタ（Ｐ１）と第２のトランジスタ（Ｐ２）および第
２のチャネルタイプの、第１のトランジスタ（Ｎ１）と
第２のトランジスタ（Ｎ２）が、相互に直列に、第１の
供給電位（ＶＤＤ）と第２の供給電位（ＶＳＳ）との間
に設けられており、 第１のチャネルタイプの第３のトランジスタ（Ｐ３）と
第２のチャネルタイプの第３のトランジスタ（Ｎ３）と
が、相互に直列に、２つのチャネルタイプの第１のトラ
ンジスタ（Ｐ１，Ｎ１）と第２のトランジスタ（Ｐ２，
Ｎ２）とから成る直列回路に対して並列に配置されてお
り、 ２つのチャネルタイプの第２のトランジスタ（Ｐ２，Ｎ
２）が入力信号（ＩＮ）を用いて制御可能であり、 第１のチャネルタイプの第１のトランジスタ（Ｐ１）と
第２のチャネルタイプの第３のトランジスタ（Ｎ３）と
が、第１の制御信号（Ｌ０）を用いて制御可能であり、 第２のチャネルタイプの第１のトランジスタ（Ｎ１）と
第１のチャネルタイプの第３のトランジスタ（Ｐ３）と
が、第２の制御信号（Ｌ１）を用いて制御可能であり、 ２つのチャネルタイプの第２のトランジスタ（Ｐ２，Ｎ
２）との間に設けられている第１の接続点（Ｋ１）と、
２つのチャネルタイプの第３のトランジスタ（Ｐ３，Ｎ
３）との間に設けられている第２の接続点（Ｋ２）と
が、相互に接続されており、 前記２つの接続点（Ｋ１，Ｋ２）から、論理ゲートの出
力信号（ＯＵＴ）が作動中に取出されることを特徴とす
る論理ゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19743261A DE19743261C1 (de) | 1997-09-30 | 1997-09-30 | Logikgatter |
| DE19743261.1 | 1997-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163718A true JPH11163718A (ja) | 1999-06-18 |
Family
ID=7844191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10277768A Withdrawn JPH11163718A (ja) | 1997-09-30 | 1998-09-30 | 論理ゲート |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0905905A1 (ja) |
| JP (1) | JPH11163718A (ja) |
| KR (1) | KR19990030234A (ja) |
| DE (1) | DE19743261C1 (ja) |
| TW (1) | TW429679B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101454536B1 (ko) * | 2013-02-27 | 2014-10-23 | 인하대학교 산학협력단 | 반전 입력을 내장한 ｃｍｏｓ 앤드-오아-인버터 회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150006188A (ko) | 2013-07-08 | 2015-01-16 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2749185B2 (ja) * | 1990-07-11 | 1998-05-13 | シャープ株式会社 | 複合論理回路 |
| US5646547A (en) * | 1994-04-28 | 1997-07-08 | Xilinx, Inc. | Logic cell which can be configured as a latch without static one's problem |
| US5592107A (en) * | 1995-06-30 | 1997-01-07 | Cyrix Corporation | Configurable NAND/NOR element |
-
1997
- 1997-09-30 DE DE19743261A patent/DE19743261C1/de not_active Expired - Fee Related
-
1998
- 1998-09-08 EP EP98116969A patent/EP0905905A1/de not_active Withdrawn
- 1998-09-22 TW TW087115758A patent/TW429679B/zh not_active IP Right Cessation
- 1998-09-29 KR KR1019980040459A patent/KR19990030234A/ko not_active Application Discontinuation
- 1998-09-30 JP JP10277768A patent/JPH11163718A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101454536B1 (ko) * | 2013-02-27 | 2014-10-23 | 인하대학교 산학협력단 | 반전 입력을 내장한 ｃｍｏｓ 앤드-오아-인버터 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0905905A1 (de) | 1999-03-31 |
| TW429679B (en) | 2001-04-11 |
| DE19743261C1 (de) | 1999-02-18 |
| KR19990030234A (ko) | 1999-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |