KR20150006188A - 반도체 집적 회로 - Google Patents

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KR20150006188A KR20130079627A KR20130079627A KR20150006188A KR 20150006188 A KR20150006188 A KR 20150006188A KR 20130079627 A KR20130079627 A KR 20130079627A KR 20130079627 A KR20130079627 A KR 20130079627A KR 20150006188 A KR20150006188 A KR 20150006188A
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Abstract

본 발명은 반도체 집적 회로에 관한 것으로, 반도체 집적 회로는 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스, 및 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 인가받으며, 상기 제1 입력 신호 또는 상기 반전 입력 신호와 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부를 포함한다.

Description

반도체 집적 회로{Semiconductor integrated circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 다양한 함수를 구현할 수 있는 논리 게이트를 포함하는 반도체 집적 회로에 관한 것이다.
대부분의 반도체 집적 회로는 외부 또는 내부 회로에서 입력되는 다수의 신호들에 따라 다양한 함수에 따른 출력 신호를 생성할 수 있는 다수의 논리 게이트들을 포함한다.
일반적인 논리 게이트인 앤드 게이트, 오어 게이트, 낸드 게이트, 노어 게이트들은 입력 신호의 로직 레벨에 따라 출력 신호의 로직 레벨이 변동되며, 다수의 논리 게이트를 조합하여 다양한 함수를 수행하는 회로를 구현할 수 있다.
본 발명의 실시 예는 반도체 집적 회로는 다양한 함수를 구현할 수 있는 논리 게이트를 포함하는 반도체 집적 회로를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 집적 회로는 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스, 및 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 인가받으며, 상기 제1 입력 신호 또는 상기 반전 입력 신호와 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 집적 회로는 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스와, 상기 다수의 퓨즈 박스에서 출력된 상기 제1 입력 신호들과 상기 반전 입력 신호들과 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부, 및 상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받아 제2 출력 신호를 생성하기 위한 제2 출력 신호 생성부를 포함한다.
본 발명에 다른 실시 예에 따른 반도체 집적 회로는 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스와, 상기 다수의 퓨즈 박스에서 출력된 상기 제1 입력 신호들과 상기 반전 입력 신호들과 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부, 및 상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받아 제2 출력 신호를 생성하기 위한 제2 출력 신호 생성부를 포함하며, 상기 다수의 퓨즈 박스의 연결 관계에 따라 상기 제1 출력 신호 생성부는 상기 제1 내지 제3 입력 신호들의 인버터 동작, 버퍼 동작, 노어 게이트 동작, 낸드 게이트 동작, 오어 게이트 동작, 앤드 게이트 동작 및 멀티 플렉서 동작 중 하나를 수행한다.
본 발명에 따르면, 반도체 집적 회로는 입력 신호 또는 반전된 입력 신호를 퓨즈 박스를 이용하여 선택적으로 입력받아 다양한 함수를 구현할 수 있는 논리 게이트를 구현함으로써, 반도체 집적 회로의 설계를 용이하게 할 수 있을 뿐 아니라 동일 구조의 논리 게이트에서 퓨즈 박스의 연결만을 조절하여 다양한 함수를 수행할 수 있는 논리 게이트를 구현할 수 있다.
도 1은 반도체 집적 회로의 논리 회로를 표현한 블럭도이다.
도 2는 도 1의 논리 회로의 상세 회로도이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 4a 내지 도 4d는 본 발명의 제1 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
도 5은 본 발명의 제2 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 6a 및 도 6b는 본 발명의 제2 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
도 7은 본 발명의 제3 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 8a 내지 도 8d는 본 발명의 제3 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
도 9는 본 발명의 제4 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 10a 및 도 10b는 본 발명의 일실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
도 11은 본 발명의 제5 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 12는 본 발명의 제5 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 집적 회로의 논리 회로를 표현한 블럭도이다.
도 1을 참조하면 논리 회로(10)는 제1 입력 신호(A)가 정 입력 단자(0)에 입력되고, 제2 입력 신호(B)가 부 입력 단자(1)에 입력되며, 선택 신호(SO)의 로직 레벨에 따라 출력 신호(Z)의 로직 레벨이 변경되는 멀티 플렉서이다.
도 2는 도 1의 논리 회로의 상세 회로도이다.
도 2를 참조하면, 논리 회로(10)는 반전 신호 생성부(11) 및 출력 신호 생성부(12)를 포함한다.
반전 신호 생성부(11)는 선택 신호(SO)의 로직 레벨을 반전시킨 반전 선택 신호(SON)를 생성한다.
반전 신호 생성부(11)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함한다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트에는 선택 신호(SO)가 입력되며, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1) 사이의 노드를 통해 선택 신호(SO)의 로직 레벨을 반전시킨 반전 선택 신호(SON)를 출력한다. 반전 신호 생성부(11)는 선택 신호(SO)의 로직 레벨이 로우 레벨일 경우 PMOS 트랜지스터(P1)가 턴온되어 하이 레벨의 로직 레벨을 갖는 반전 선택 신호(SON)를 출력하고, 선택 신호(SO)의 로직 레벨이 하이 레벨일 경우 NMOS 트랜지스터(N1)가 턴온되어 로우 레벨의 로직 레벨을 갖는 반전 선택 신호(SON)를 출력한다.
출력 신호 생성부(12)는 선택 신호(SO) 및 반전 선택 신호(SON)에 응답하여 제1 입력 신호(A) 또는 제2 입력 신호(B)의 로직 레벨과 동일한 로직 레벨을 갖는 출력 신호(Z)를 생성한다.
출력 신호 생성부(12)는 제1 신호 생성부(12A), 제 신호 생성부(12B), 및 반전 출력부(12C)를 포함한다.
제1 신호 생성부(12A)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된 PMOS 트랜지스터(P2, P3) 및 NMOS 트랜지스터(N2, N3)를 포함한다. PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N3)의 게이트에는 제1 입력 신호(A)가 입력되고, PMOS 트랜지스터(P3)의 게이트에는 선택 신호(SO)가 입력되고, NMOS 트랜지스터(N2)의 게이트에는 반전 선택 신호(SON)가 입력된다. 따라서, 제1 신호 생성부(12A)는 선택 신호(SO) 및 반전 선택 신호(SON)의 로직 레벨에 따라 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2) 사이의 노드를 플로팅시키거나 제1 입력 신호(A)의 로직 레벨과 반대 로직 레벨을 갖는 제1 출력 신호(out1)를 출력한다.
제2 신호 생성부(12B)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된 PMOS 트랜지스터(P4, P5) 및 NMOS 트랜지스터(N4, N5)를 포함한다. PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N5)의 게이트에는 제2 입력 신호(B)가 입력되고, PMOS 트랜지스터(P5)의 게이트에는 반전 선택 신호(SON)가 입력되고, NMOS 트랜지스터(N4)의 게이트에는 선택 신호(SO)가 입력된다. 따라서, 제2 신호 생성부(12B)는 선택 신호(SO) 및 반전 선택 신호(SON)의 로직 레벨에 따라 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N4) 사이의 노드를 플로팅시키거나 제2 입력 신호(B)의 로직 레벨과 반대 로직 레벨을 갖는 제2 출력 신호(out2)를 출력한다.
상술한 제1 신호 생성부(12A) 및 제2 신호 생성부(12B)는 선택 신호(SO) 및 반전 선택 신호(SON)에 응답하여 제1 출력 신호(out1) 또는 제2 출력 신호(out2)를 출력한다.
반전 출력부(12C)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된 PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)를 포함한다. PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)의 게이트에는 제1 출력 신호(out1) 또는 제2 출력 신호(out2)가 입력되며, PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6) 사이의 노드를 통해 제1 출력 신호(out1) 또는 제2 출력 신호(out2)의 로직 레벨을 반전시킨 출력 신호(Z)를 출력한다.
상술한 논리 회로(10)는 입력 신호들(A, B, SO, SON)이 회로에 직접적으로 입력되므로 하나의 논리 회로가 하나의 논리 함수만을 수행하도록 구성되어 있다. 따라서 다양한 함수를 구현하기 위해서는 다양한 논리 회로가 구비되어야 하며, 다수의 논리 회로를 연결하여 하나의 논리 함수를 구현할 수 있다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 3을 참조하면, 반도체 집적 회로(100)는 반전 신호 생성부(110) 및 논리 게이트 회로(120)를 포함한다.
반전 신호 생성부(110)는 제1 입력 신호(A)의 로직 레벨을 반전시킨 반전 선택 신호(Ab)를 생성한다.
반전 신호 생성부(110)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)를 포함한다. PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 게이트에는 제1 입력 신호(A)가 입력되며, PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11) 사이의 노드를 통해 제1 입력 신호(A)의 로직 레벨을 반전시킨 반전 제1 입력 신호(Ab)를 출력한다. 반전 신호 생성부(110)는 제1 입력 신호(A)의 로직 레벨이 로우 레벨일 경우 PMOS 트랜지스터(P11)가 턴온되어 하이 레벨의 로직 레벨을 갖는 반전 제1 입력 신호(Ab)를 출력하고, 제1 입력 신호(A)의 로직 레벨이 하이 레벨일 경우 NMOS 트랜지스터(N11)가 턴온되어 로우 레벨의 로직 레벨을 갖는 반전 제1 입력 신호(Ab)를 출력한다.
논리 게이트 회로(120)는 다수의 퓨즈 박스(FB1 내지 FB5)와 제1 출력 신호 생성부(121), 및 제2 출력 신호 생성부(122)를 포함한다.
제1 퓨즈 박스(FB1)는 제2 입력 신호(B)와 제2 출력 신호(Z2) 중 하나를 선택적으로 제1 출력 신호 생성부(121)에 인가한다. 본 발명의 제1 실시 예에서는 제2 입력 신호(B)가 제1 출력 신호 생성부(121)에 인가되도록 제1 퓨즈 박스(FB1)를 설정한다.
제2 내지 제5 퓨즈 박스(FB2 내지 FB5)는 제1 입력 신호(A)와 반전 신호 생성부(110)에서 생성된 반전 제1 입력 신호(Ab) 중 하나를 선택적으로 제1 출력 신호 생성부(121)에 인가한다. 본 발명의 제1 실시 예에서는 제2 퓨즈 박스(FB2) 및 제5 퓨즈 박스(FB5)는 제1 입력 신호(A)가 선택되어 출력되도록 설정하고, 제3 퓨즈 박스(FB3) 및 제4 퓨즈 박스(FB4)는 반전 제1 입력 신호(Ab)가 선택되어 출력되도록 설정한다.
제1 출력 신호 생성부(121)는 다수의 PMOS 트랜지스터(P12 내지 P15) 및 다수의 NMOS 트랜지스터(N12 내지 N15) 를 포함한다. PMOS 트랜지스터(P12, P13) 및 NMOS 트랜지스터(N12, N13)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결되고, PMOS 트랜지스터(P14, P15) 및 NMOS 트랜지스터(N14, N15)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결된다. PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)의 게이트에는 제1 퓨즈 박스(FB1)에서 출력된 신호가 인가된다. PMOS 트랜지스터(P13)의 게이트에는 제2 퓨즈 박스(FB2)에서 출력된 신호가 인가된다. NMOS 트랜지스터(P14)의 게이트에는 제3 퓨즈 박스(FB3)에서 출력된 신호가 인가된다. PMOS 트랜지스터(P14) 및 NMOS 트랜지스터(N14)의 게이트에는 제3 입력 신호(C)가 입력되고, PMOS 트랜지스터(P15)의 게이트에는 제4 퓨즈 박스(FB4)에서 출력된 신호가 인가되고, NMOS 트랜지스터(N15)의 게이트에는 제5 퓨즈 박스(FB5)에서 출력된 신호가 입력된다.
PMOS 트랜지스터(P13)과 NMOS 트랜지스터(N12) 사이의 노드(NA)와 PMOS 트랜지스터(P15)과 NMOS 트랜지스터(N14) 사이의 노드는 서로 연결되며, 노드(NA)를 통해 제1 출력 신호(Z1)가 출력된다.
즉, 제1 출력 신호 생성부(121)는 제1 내지 제5 퓨즈 박스(FB1 내지 FB5)에서 출력되는 신호들과 제3 입력 신호(C)에 응답하여 제1 출력 신호(Z1)를 출력한다.
제2 출력 신호 생성부(122)는 제6 퓨즈 박스(FB6)와 PMOS 트랜지스터(P16) 및 NMOS 트랜지스터(N16)를 포함한다.
제6 퓨즈 박스(FB6)는 제1 출력 신호(Z1), 제2 입력 신호(B) 및 제4 입력 신호(D) 중 하나를 선택하여 출력한다.
PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N16)는 전원 전압(Vcc)과 접지 전원(Vss) 사이에 직렬 연결되며, PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 게이트에는 제6 퓨즈 박스(FB6)에서 출력된 출력 신호가 입력되며, PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N16) 사이의 노드를 통해 제6 퓨즈 박스(FB6)의 출력 신호를 반전시킨 제2 출력 신호(Z2)를 출력한다. 본 발명의 제1 실시 예에서는 제4 입력 신호(D)가 선택되도록 제6 퓨즈 박스(FB6)를 설정한다.
도 4a 내지 도 4d는 본 발명의 제1 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
표 1은 도 4a 내지 도 4d에 도시된 논리 회로의 함수를 나타낸 표이다.
인버터(type1) 인버터(type2) 노어 게이트 낸드 게이트 멀티 플렉서
A 0 1 input input sel
B input - input 0 when sel=0
C - input 1 input when sel=1
함수 Z1≤not(B) Z1≤not(C) Z1≤A nor B Z1≤A nand C if sel=0 then Z1≤not(B)

else Z1≤not(C)
옵션 Z1≤not(D)
도 3, 도 4a 내지 도 4d 및 표 1을 참조하여 본 발명의 제1 실시 예에 따른 반도체 집적 회로의 동작을 설명하면 다음과 같다.
1) 인버터 동작(type1 및 type2)
입력된 신호의 로직 레벨을 반전시켜 출력하는 인버터 동작은 제2 입력 신호(B)를 반전시켜 출력하는 제1 타입(type1) 및 제3 입력 신호(C)를 반전시켜 출력하는 제2 타입(type2)을 수행할 수 있다.
제1 타입(type1)의 인버터 동작을 수행할 경우, 제1 입력 신호(A)는 로직 로우 레벨('0')로 설정하고, 제3 입력 신호(C)는 플로팅 상태로 설정한다.
반전 신호 생성부(110)는 로직 로우 레벨의 제1 입력 신호(A)에 응답하여 로직 하이 레벨의 반전 제1 입력 신호(Ab)를 생성한다.
제1 출력 신호 생성부(121)의 PMOS 트랜지스터(P15)는 반전 제1 입력 신호(Ab)에 응답하여 턴온되고, NMOS 트랜지스터(N15)는 제1 입력 신호(A)에 응답하여 턴온된다. 따라서, 제2 입력 신호(B)가 로직 하이 레벨일 경우 제1 퓨즈 박스(FB1)의 출력 신호는 로직 하이 레벨이 되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력하고, 제2 입력 신호(B)가 로직 로우 레벨일 경우 제1 퓨즈 박스(FB1)의 출력 신호는 로직 로우 레벨이 되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다.
제2 타입(type2)의 인버터 동작을 수행할 경우, 제1 입력 신호(A)는 로직 하이 레벨('1')로 설정하고, 제2 입력 신호(B)는 플로팅 상태로 설정한다.
반전 신호 생성부(110)는 로직 로우 레벨의 제1 입력 신호(A)에 응답하여 로직 하이 레벨의 반전 제1 입력 신호(Ab)를 생성한다.
제1 출력 신호 생성부(121)의 PMOS 트랜지스터(P13)는 제1 입력 신호(A)에 응답하여 턴온되고, NMOS 트랜지스터(N13)는 반전 제1 입력 신호(Ab)에 응답하여 턴온된다. 따라서, 제3 입력 신호(C)가 로직 하이 레벨일 경우 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력하고, 제3 입력 신호(C)가 로직 로우 레벨일 경우 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다.
또한 제2 출력 신호 생성부(122)는 제3 입력 신호(D)를 반전시켜 제2 출력 신호(Z2)를 생성하는 동작을 추가적으로 수행할 수 있다.
2) 노어 게이트 동작
노어 게이트 동작을 수행할 경우, 제3 입력 신호(C)는 로직 하이 레벨('1')로 설정한다.
제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제2 입력 신호(B)가 로직 하이 레벨일 경우, NMOS 트랜지스터(N12 및 N13)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제2 입력 신호(B)가 로직 로우 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다.
또한 제2 출력 신호 생성부(122)는 제3 입력 신호(D)를 반전시켜 제2 출력 신호(Z2)를 생성하는 동작을 추가적으로 수행할 수 있다.
3) 낸드 게이트 동작
낸드 게이트 동작을 수행할 경우, 제2 입력 신호(B)는 로직 로우 레벨('0')로 설정한다.
제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제3 입력 신호(C)가 로직 하이 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제3 입력 신호(C)가 로직 로우 레벨일 경우, PMOS 트랜지스터(P14 및 P15)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다.
또한 제2 출력 신호 생성부(122)는 제3 입력 신호(D)를 반전시켜 제2 출력 신호(Z2)를 생성하는 동작을 추가적으로 수행할 수 있다.
4) 멀티 플렉서 동작
멀티 플렉서 동작을 수행할 경우, 제1 입력 신호(A)의 로직 레벨에 따라 제2 입력 신호(B)의 로직 레벨을 반전시킨 제1 출력 신호(Z1)를 출력하거나 제3 입력 신호(C)의 로직 레벨을 반전시킨 제1 출력 신호(Z1)를 출력한다.
제1 입력 신호(A)가 로직 로우 레벨일 경우, 제2 입력 신호(B)의 로직 레벨에 따라 PMOS 트랜지스터(P12) 또는 NMOS 트랜지스터(N12)가 턴온되어 노드(NA)의 전위를 하이 또는 로우 레벨로 변화시킨다. 이로 인하여 제2 입력 신호(B)의 로직 레벨과 반대 레벨을 갖는 제1 출력 신호(Z1)를 출력한다.
제1 입력 신호(A)가 로직 하이 레벨일 경우, 제3 입력 신호(C)의 로직 레벨에 따라 PMOS 트랜지스터(P14) 또는 NMOS 트랜지스터(N14)가 턴온되어 노드(NA)의 전위를 하이 또는 로우 레벨로 변화시킨다. 이로 인하여 제3 입력 신호(C)의 로직 레벨과 반대 레벨을 갖는 제1 출력 신호(Z1)를 출력한다.
또한 제2 출력 신호 생성부(122)는 제3 입력 신호(D)를 반전시켜 제2 출력 신호(Z2)를 생성하는 동작을 추가적으로 수행할 수 있다.
도 5은 본 발명의 제2 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 5를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 집적 회로(100)는 제1 실시 예와 동일한 회로 구성을 갖으며, 퓨즈 박스들의 연결 관계만 서로 상이하다.
본 발명의 제2 실시 예에서는 제1 퓨즈 박스(FB1)는 제2 입력 신호(B)가 제1 출력 신호 생성부(121)에 인가되도록 설정되며, 제2 퓨즈 박스(FB2) 및 제5 퓨즈 박스(FB5)는 반전 제1 입력 신호(A)가 선택되어 출력되도록 설정하고, 제3 퓨즈 박스(FB3) 및 제4 퓨즈 박스(FB4)는 제1 입력 신호(A)가 선택되어 출력되도록 설정한다.
도 6a 및 도 6b는 본 발명의 제2 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
표 2은 도 6a 및 도 6b에 도시된 논리 회로의 함수를 나타낸 표이다.
노어 게이트 낸드 게이트
A input input
B input 0
C 1 input
함수 Z1≤not(A) nor B Z1≤not(A) nand c
옵션 Z1≤not(D)
도 5, 도 6a, 도 6b 및 표 2를 참조하여 본 발명의 제2 실시 예에 따른 반도체 집적 회로의 동작을 설명하면 다음과 같다.
1) 노어 게이트 동작
제1 입력 신호(A)를 반전시킨 신호와 제2 입력 신호(B)를 이용한 노어 게이트 동작시, 제3 입력 신호(C)는 로직 하이 레벨('1')로 설정한다.
제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 로우 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제2 입력 신호(B)가 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제2 입력 신호(B)가 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 하이 레벨일 경우, NMOS 트랜지스터(N12 및 N13)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다.
또한 제2 출력 신호 생성부(122)는 제3 입력 신호(D)를 반전시켜 제2 출력 신호(Z2)를 생성하는 동작을 추가적으로 수행할 수 있다.
2) 낸드 게이트 동작
제1 입력 신호(A)를 반전시킨 신호와 제3 입력 신호(C)를 이용한 낸드 게이트 동작시, 제2 입력 신호(B)는 로직 로우 레벨('0')로 설정한다.
제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 로우 레벨일 경우, PMOS 트랜지스터(P14 및 P15)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제3 입력 신호(C)가 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제3 입력 신호(C)가 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 하이 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다.
또한 제2 출력 신호 생성부(122)는 제3 입력 신호(D)를 반전시켜 제2 출력 신호(Z2)를 생성하는 동작을 추가적으로 수행할 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 7을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 집적 회로(100)는 제1 실시 예와 동일한 회로 구성을 갖으며, 퓨즈 박스들의 연결 관계만 서로 상이하다.
본 발명의 제3 실시 예에서는 제1 퓨즈 박스(FB1)는 제2 입력 신호(B)가 제1 출력 신호 생성부(121)에 인가되도록 설정되며, 제2 퓨즈 박스(FB2) 및 제5 퓨즈 박스(FB5)는 제1 입력 신호(A)가 선택되어 출력되도록 설정하고, 제3 퓨즈 박스(FB3) 및 제4 퓨즈 박스(FB4)는 반전 제1 입력 신호(Ab)가 선택되어 출력되도록 설정한다. 또한 제2 출력 신호 생성부(122)의 제6 퓨즈 박스(FB6)는 제1 출력 신호(Z1)가 선택되도록 설정한다.
도 8a 내지 도 8d는 본 발명의 제3 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
표 3은 도 8a 내지 도 8d에 도시된 논리 회로의 함수를 나타낸 표이다.
버퍼(type1) 버퍼(type2) 오어 게이트 앤드 게이트 멀티 플렉서
A 0 1 input input sel
B input - input 0 when sel=0
C - input 1 input when sel=1
함수 Z2≤B Z2≤C Z2≤A or B Z2≤A and C if sel=0 then Z2≤B

else Z2≤C
도 7, 도 8a 내지 도 8d 및 표 2를 참조하여 본 발명의 제3 실시 예에 따른 반도체 집적 회로의 동작을 설명하면 다음과 같다.
1) 버퍼 동작(type1 및 type2)
입력된 신호의 로직 레벨의 변화 없이 버퍼링하여 출력하는 버퍼 동작은 제2 입력 신호(B)를 버퍼링하는 제1 타입(type1) 및 제3 입력 신호(C)를 버퍼링하는 제2 타입(type2)을 수행할 수 있다.
제1 타입(type1)의 버퍼 동작을 수행할 경우, 제1 입력 신호(A)는 로직 로우 레벨('0')로 설정하고, 제3 입력 신호(C)는 플로팅 상태로 설정한다.
반전 신호 생성부(110)는 로직 로우 레벨의 제1 입력 신호(A)에 응답하여 로직 하이 레벨의 반전 제1 입력 신호(Ab)를 생성한다.
제1 출력 신호 생성부(121)의 PMOS 트랜지스터(P15)는 반전 제1 입력 신호(Ab)에 응답하여 턴온되고, NMOS 트랜지스터(N15)는 제1 입력 신호(A)에 응답하여 턴온된다. 따라서, 제2 입력 신호(B)가 로직 하이 레벨일 경우 제1 퓨즈 박스(FB1)의 출력 신호는 로직 하이 레벨이 되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력하고, 제2 입력 신호(B)가 로직 로우 레벨일 경우 제1 퓨즈 박스(FB1)의 출력 신호는 로직 로우 레벨이 되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다.
제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
제2 타입(type2)의 버퍼 동작을 수행할 경우, 제1 입력 신호(A)는 로직 하이 레벨('1')로 설정하고, 제2 입력 신호(B)는 플로팅 상태로 설정한다.
반전 신호 생성부(110)는 로직 로우 레벨의 제1 입력 신호(A)에 응답하여 로직 하이 레벨의 반전 제1 입력 신호(Ab)를 생성한다.
제1 출력 신호 생성부(121)의 PMOS 트랜지스터(P13)는 제1 입력 신호(A)에 응답하여 턴온되고, NMOS 트랜지스터(N13)는 반전 제1 입력 신호(Ab)에 응답하여 턴온된다. 따라서, 제3 입력 신호(C)가 로직 하이 레벨일 경우 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력하고, 제3 입력 신호(C)가 로직 로우 레벨일 경우 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다.
제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
2) 오어 게이트 동작
오어 게이트 동작을 수행할 경우, 제3 입력 신호(C)는 로직 하이 레벨('1')로 설정한다.
제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제2 입력 신호(B)가 로직 하이 레벨일 경우, NMOS 트랜지스터(N12 및 N13)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제2 입력 신호(B)가 로직 로우 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다.
제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
3) 앤드 게이트 동작
앤드 게이트 동작을 수행할 경우, 제2 입력 신호(B)는 로직 로우 레벨('0')로 설정한다.
제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제3 입력 신호(C)가 로직 하이 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제3 입력 신호(C)가 로직 로우 레벨일 경우, PMOS 트랜지스터(P14 및 P15)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다.
제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
4) 멀티 플렉서 동작
멀티 플렉서 동작을 수행할 경우, 제1 입력 신호(A)의 로직 레벨에 따라 제2 입력 신호(B)와 동일한 로직 레벨을 갖는 제2 출력 신호(Z2)를 출력하거나 제3 입력 신호(C)와 동일한 로직 레벨을 갖는 제2 출력 신호(Z2)를 출력한다.
제1 입력 신호(A)가 로직 로우 레벨일 경우, 제2 입력 신호(B)의 로직 레벨에 따라 PMOS 트랜지스터(P12) 또는 NMOS 트랜지스터(N12)가 턴온되어 노드(NA)의 전위를 하이 또는 로우 레벨로 변화시킨다. 이로 인하여 제2 입력 신호(B)의 로직 레벨과 반대 레벨을 갖는 제1 출력 신호(Z1)를 출력한다. 제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
제1 입력 신호(A)가 로직 하이 레벨일 경우, 제3 입력 신호(C)의 로직 레벨에 따라 PMOS 트랜지스터(P14) 또는 NMOS 트랜지스터(N14)가 턴온되어 노드(NA)의 전위를 하이 또는 로우 레벨로 변화시킨다. 이로 인하여 제3 입력 신호(C)의 로직 레벨과 반대 레벨을 갖는 제1 출력 신호(Z1)를 출력한다. 제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
도 9는 본 발명의 제4 실시 예에 따른 반도체 집적 회로의 회로도이다.
도 9를 참조하면, 본 발명의 제4 실시 예에 따른 반도체 집적 회로(100)는 제1 실시 예와 동일한 회로 구성을 갖으며, 퓨즈 박스들의 연결 관계만 서로 상이하다.
본 발명의 제4 실시 예에서는 제1 퓨즈 박스(FB1)는 제2 입력 신호(B)가 제1 출력 신호 생성부(121)에 인가되도록 설정되며, 제2 퓨즈 박스(FB2) 및 제5 퓨즈 박스(FB5)는 반전 제1 입력 신호(A)가 선택되어 출력되도록 설정하고, 제3 퓨즈 박스(FB3) 및 제4 퓨즈 박스(FB4)는 제1 입력 신호(A)가 선택되어 출력되도록 설정한다. 또한 제2 출력 신호 생성부(122)의 제6 퓨즈 박스(FB6)는 제1 출력 신호(Z1)가 선택되도록 설정한다.
도 10a 및 도 10b는 본 발명의 제4 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
표 4는 도 10a 및 도 10b에 도시된 논리 회로의 함수를 나타낸 표이다.
오어 게이트 앤드 게이트
A input input
B input 0
C 1 input
함수 Z2≤not(A) or B Z2≤not(A) and c
도 9, 도 10a, 도 10b 및 표 4를 참조하여 본 발명의 제2 실시 예에 따른 반도체 집적 회로의 동작을 설명하면 다음과 같다.
1) 오어 게이트 동작
제1 입력 신호(A)를 반전시킨 신호와 제2 입력 신호(B)를 이용한 오어 게이트 동작시, 제3 입력 신호(C)는 로직 하이 레벨('1')로 설정한다.
제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 로우 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제2 입력 신호(B)가 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제2 입력 신호(B)가 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제2 입력 신호(B)가 모두 로직 하이 레벨일 경우, NMOS 트랜지스터(N12 및 N13)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
2) 앤드 게이트 동작
제1 입력 신호(A)를 반전시킨 신호와 제3 입력 신호(C)를 이용한 앤드 게이트 동작시, 제2 입력 신호(B)는 로직 로우 레벨('0')로 설정한다.
제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 로우 레벨일 경우, PMOS 트랜지스터(P14 및 P15)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 로우 레벨이고 제3 입력 신호(C)가 로직 하이 레벨일 경우, NMOS 트랜지스터(N14 및 N15)가 턴온되어 노드(NA)는 로우 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A)가 로직 하이 레벨이고 제3 입력 신호(C)가 로직 로우 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제1 입력 신호(A) 및 제3 입력 신호(C)가 모두 로직 하이 레벨일 경우, PMOS 트랜지스터(P12 및 P13)가 턴온되어 노드(NA)는 하이 레벨의 제1 출력 신호(Z1)를 출력한다. 제2 출력 신호 생성부(122)는 제1 출력 신호(Z1)를 반전시켜 제2 출력 신호(Z2)로 출력한다.
도 11은 본 발명의 제5 실시 예에 따른 반도체 집적 회로의 회로도이다.
본 발명의 제5 실시 예에서는 제1 퓨즈 박스(FB1)는 제2 출력 신호(B)가 제1 출력 신호 생성부(121)에 인가되도록 설정되며, 제2 퓨즈 박스(FB2) 및 제5 퓨즈 박스(FB5)는 제1 입력 신호(A)가 선택되어 출력되도록 설정하고, 제3 퓨즈 박스(FB3) 및 제4 퓨즈 박스(FB4)는 반전 제1 입력 신호(Ab)가 선택되어 출력되도록 설정한다. 또한 제2 출력 신호 생성부(122)의 제6 퓨즈 박스(FB6)는 제2 입력 신호(B)가 선택되도록 설정한다.
도 12는 본 발명의 제5 실시 예에 따른 논리 회로의 함수를 표현한 구성도이다.
표 5는 도 12에 도시된 논리 회로의 함수를 나타낸 표이다.
멀티 플렉서
input A sel
input B when sel=0
input C when sel=1
if sel=0 then Z1≤B

else Z1≤not(C)
도 11, 도 12 및 표 5를 참조하여 본 발명의 제5 실시 예에 따른 반도체 집적 회로의 동작을 설명하면 다음과 같다.
멀티 플렉서 동작을 수행할 경우, 제1 입력 신호(A)의 로직 레벨에 따라 제2 입력 신호(B)와 동일한 로직 레벨을 갖는 제1 출력 신호(Z1)를 출력하거나 제3 입력 신호(C)와 반전된 로직 레벨을 갖는 제1 출력 신호(Z1)를 출력한다.
제2 출력 신호 생성부(122)는 제2 입력 신호(B)를 반전시켜 제2 출력 신호(Z2)를 생성한다. 제1 입력 신호(A)가 로직 로우 레벨일 경우, 제2 출력 신호(Z2)의 로직 레벨에 따라 PMOS 트랜지스터(P12) 또는 NMOS 트랜지스터(N12)가 턴온되어 노드(NA)의 전위를 하이 또는 로우 레벨로 변화시킨다. 이로 인하여 제2 입력 신호(B)와 동일한 로직 레벨을 갖는 제1 출력 신호(Z1)를 출력한다.
제1 입력 신호(A)가 로직 하이 레벨일 경우, 제3 입력 신호(C)의 로직 레벨에 따라 PMOS 트랜지스터(P14) 또는 NMOS 트랜지스터(N14)가 턴온되어 노드(NA)의 전위를 하이 또는 로우 레벨로 변화시킨다. 이로 인하여 제3 입력 신호(C)의 로직 레벨과 반대 레벨을 갖는 제1 출력 신호(Z1)를 출력한다.
상술한 제1 내지 제5 실시 예와 같이 본 발명에 따르면, 입력 신호 또는 반전된 입력 신호를 퓨즈 박스를 이용하여 선택적으로 입력받아 다양한 함수를 구현할 수 있는 논리 게이트를 구현함으로써, 반도체 집적 회로의 설계를 용이하게 할 수 있을 뿐 아니라 동일 구조의 논리 게이트에서 퓨즈 박스의 연결만을 조절하여 다양한 함수를 수행할 수 있는 논리 게이트를 구현할 수 있다.
또한 본 발명의 실시 예에서는 퓨즈 박스를 이용하여 입력 신호들을 선택하였으나, 스위치 회로를 이용하여 입력 신호들을 선택적으로 제1 출력 신호 생성부 및 제2 출력 신호 생성부로 입력 가능하다.
100 : 집적 회로
110 : 반전 신호 생성부
120 : 논리 게이트 회로
121 : 제1 출력 신호 생성부
122 : 제2 출력 신호 생성부
FB1 내지 FB5 : 퓨즈 박스

Claims (20)

  1. 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스; 및
    제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 인가받으며, 상기 제1 입력 신호 또는 상기 반전 입력 신호와 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부를 포함하는 반도체 집적 회로
  2. 제 1 항에 있어서,
    상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받아 제2 출력 신호를 생성하기 위한 제2 출력 신호 생성부를 더 포함하는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 제1 출력 신호 생성부는 상기 제2 출력 신호와 상기 제2 입력 신호 중 하나를 선택적으로 인가받는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 제2 출력 신호 또는 상기 제2 입력 신호는 퓨즈 박스를 통해 선택적으로 상기 제1 출력 신호 생성부로 입력되는 반도체 집적 회로.
  5. 제 1 항에 있어서,
    상기 제1 입력 신호를 반전시켜 상기 반전 신호를 생성하기 위한 반전 신호 생성부를 더 포함하는 반도체 집적 회로.
  6. 제 1 항에 있어서,
    상기 제2 출력 신호 생성부는 상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받고, 인가받은 신호를 반전시켜 상기 제2 출력 신호로 출력하는 반도체 집적 회로.
  7. 제 1 항에 있어서,
    상기 제1 출력 신호 생성부의 논리 조합 동작은 상기 제1 내지 제3 입력 신호들의 인버터 동작, 버퍼 동작, 노어 게이트 동작, 낸드 게이트 동작, 오어 게이트 동작, 앤드 게이트 동작 및 멀티 플렉서 동작 중 하나를 수행하는 반도체 집적 회로.
  8. 제 1 항에 있어서,
    상기 제2 출력 신호 생성부는 상기 제4 입력 신호의 인버터 동작을 수행하는 반도체 집적 회로.
  9. 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스;
    상기 다수의 퓨즈 박스에서 출력된 상기 제1 입력 신호들과 상기 반전 입력 신호들과 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부; 및
    상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받아 제2 출력 신호를 생성하기 위한 제2 출력 신호 생성부를 포함하는 반도체 집적 회로.
  10. 제 9 항에 있어서,
    상기 제1 출력 신호 생성부는 상기 제2 출력 신호와 상기 제2 입력 신호 중 하나를 선택적으로 인가받는 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 제2 출력 신호 또는 상기 제2 입력 신호는 퓨즈 박스를 통해 선택적으로 상기 제1 출력 신호 생성부로 입력되는 반도체 집적 회로.
  12. 제 9 항에 있어서,
    상기 제1 입력 신호를 반전시켜 상기 반전 신호를 생성하기 위한 반전 신호 생성부를 더 포함하는 반도체 집적 회로.
  13. 제 9 항에 있어서,
    상기 제2 출력 신호 생성부는 상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받고, 인가받은 신호를 반전시켜 상기 제2 출력 신호로 출력하는 반도체 집적 회로.
  14. 제 9 항에 있어서,
    상기 제1 출력 신호 생성부의 논리 조합 동작은 상기 제1 내지 제3 입력 신호들의 인버터 동작, 버퍼 동작, 노어 게이트 동작, 낸드 게이트 동작, 오어 게이트 동작, 앤드 게이트 동작 및 멀티 플렉서 동작 중 하나를 수행하는 반도체 집적 회로.
  15. 제 1 항에 있어서,
    상기 제2 출력 신호 생성부는 상기 제4 입력 신호의 인버터 동작을 수행하는 반도체 집적 회로.
  16. 제1 입력 신호와 상기 제1 입력 신호를 반전시킨 반전 입력 신호를 선택적으로 출력하기 위한 다수의 퓨즈 박스;
    상기 다수의 퓨즈 박스에서 출력된 상기 제1 입력 신호들과 상기 반전 입력 신호들과 제2 입력 신호 및 제3 입력 신호를 논리 조합하여 제1 출력 신호를 생성하기 위한 제1 출력 신호 생성부; 및
    상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받아 제2 출력 신호를 생성하기 위한 제2 출력 신호 생성부를 포함하며,
    상기 다수의 퓨즈 박스의 연결 관계에 따라 상기 제1 출력 신호 생성부는 상기 제1 내지 제3 입력 신호들의 인버터 동작, 버퍼 동작, 노어 게이트 동작, 낸드 게이트 동작, 오어 게이트 동작, 앤드 게이트 동작 및 멀티 플렉서 동작 중 하나를 수행하는 반도체 집적 회로.
  17. 제 16 항에 있어서,
    상기 제1 출력 신호 생성부는 상기 제2 출력 신호와 상기 제2 입력 신호 중 하나를 선택적으로 인가받는 반도체 집적 회로.
  18. 제 17 항에 있어서,
    상기 제2 출력 신호 또는 상기 제2 입력 신호는 퓨즈 박스를 통해 선택적으로 상기 제1 출력 신호 생성부로 입력되는 반도체 집적 회로.
  19. 제 16 항에 있어서,
    상기 제1 입력 신호를 반전시켜 상기 반전 신호를 생성하기 위한 반전 신호 생성부를 더 포함하는 반도체 집적 회로.
  20. 제 16 항에 있어서,
    상기 제2 출력 신호 생성부는 상기 제1 출력 신호 또는 상기 제2 입력 신호 또는 제4 입력 신호를 선택적으로 인가받고, 인가받은 신호를 반전시켜 상기 제2 출력 신호로 출력하는 반도체 집적 회로.
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