TWI415388B - 電晶體免於高電壓應力並可操作在低電壓之電位轉換電路 - Google Patents
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Description
本發明係相關於一種電位轉換電路，更明確地說，係相關於一種電晶體免於高電壓應力並可操作在低電壓之電位轉換電路。
請參考第1圖，第1圖為先前技術之電位轉換電路之電路圖。電位轉換電路10包含二PMOS電晶體P1、P2以及二NMOS電晶體N1、N2.電晶體N2之閘極電性連接於一電壓源Vdd。電晶體P2之源極以及電晶體P1之源極電性連接於一高電壓端Vn。輸入電壓Vin之電壓範圍介於一高準位電壓(電壓Vdd)以及一低準位電壓(地電壓)之間。
假設高電壓Vn為10伏特，電壓Vdd為3.3伏特，電晶體P1、P2、N1、N2之崩潰電壓為10伏特。當輸入電壓Vin為高準位電壓時，電晶體N1開啟，電晶體N2關閉。節點A1之電壓準位將達到地電壓，使得電晶體P2開啟。節點A2之電壓準位將達到高電壓Vn，使得電晶體P1關閉。因此，電位轉換電路10輸出電壓Vout將達到0伏特。雖然二電晶體P2以及N1開啟，但跨在電晶體P2之汲極與閘極之於逆向電壓將達到10伏特，造成對應的氧化層產生崩潰電流而損毀電位轉換電路10。
當輸入電壓Vin為低準位電壓時，電晶體N2開啟，電晶體N1關閉。節點A2之電壓準位將達到低準位電壓，使得電晶體P1開啟。節點A1之電壓準位將達到高電壓Vn，使得電晶體P2關閉。因此，電位轉換電路10之輸出電壓Vout將達到10伏特。雖然電晶體N2、P1開啟，但跨在電晶體P1之汲極與閘極之逆向電壓仍達到10伏特，造成對應的氧化層產生崩潰電流而損毀電位轉換電路10。為了防止電晶體P1、P2崩潰，電位轉換電路10必須控制該高電壓端Vn之電壓準位以確保電晶體P1以及P2可以正常運作。
美國專利案號6580307提出一種電晶體免於接面崩潰之電位轉換電路。請參考第2圖，電位轉換電路80包含複數個PMOS電晶體86、88、90、92，以及複數個NMOS電晶體82、84、94。當輸入電壓Vin為電壓Vdd時，若源極(節點C)之電壓準位大於電晶體86之臨界電壓Vt與電晶體86之閘極電壓之總和，電晶體86將開啟，接著電晶體90也將開啟，使得節點D之電壓準位將達到10伏特(Vn)。開啟之電晶體86將漸漸降低節點C之電壓準位直到其小於電晶體86之臨界電壓Vt與電晶體86之閘極電壓(Vk)之總和。因為參考電壓Vk等於電壓Vdd(3.3伏特)，使得汲極與閘極之間的電壓差不會超過6.6伏特，所以電晶體90將不會崩潰。同樣地，電晶體88也不會崩潰。由於節點D之電壓準位將達到10伏特，電晶體92將開啟，接著節點A之電壓準位將達到10伏特。
相反地，若輸入電壓Vin為0，電晶體82不會開啟而電晶體94開啟，使得節點A之電壓準位達到0伏特。因為電晶體86、92之閘極皆連接於參考電壓Vk(3.3伏特)，所以二電晶體86、92一開始不會開啟，使得節點A與節點D之電壓準位不相同。當電晶體92之源極(節點D)之電壓準位大於電晶體92之臨界電壓Vt與電晶體92之閘極電壓之總和時，電晶體92將開啟。節點D之電壓準位將達到電晶體92之臨界電壓Vt與電晶體92之閘極之電壓準位Vk之總和。開啟之電晶體92將驅動電晶體88使得節點C之電壓準位達到10伏特。
電位轉換電路80利用參考電壓Vk來控制電晶體86、92之開啟，可避免電晶體88、90之閘極崩潰。然而，當電位轉換電路80操作在低電壓時，電壓端Vn之電壓準位必須大於二個臨界電壓。
因此，本發明之一目的在於提供一種電位轉換電路。
本發明係提供一種電位轉換電路，包含一第一至一第四PMOS電晶體以及一第一至一第八NMOS電晶體。該第一PMOS電晶體具有一閘極，一源極電性連接於一高電壓端，以及一汲極。該第二PMOS電晶體具有一閘極電性連接於該第一PMOS電晶體之汲極，一源極電性連接於該高電壓端，以及一汲極電性連接於該第一PMOS電晶體之閘極。該第三PMOS電晶體具有一閘極電性連接於一參考電壓端，一源極電性連接於該第一PMOS電晶體之汲極，以及一汲極。該第四PMOS電晶體具有一閘極電性連接於該參考電壓端，一源極電性連接於該第二PMOS電晶體之汲極，以及一汲極。該第一NMOS電晶體具有一閘極電性連接於一電壓源，一源極，以及一汲極電性連接於該第三PMOS電晶體之汲極。該第二NMOS電晶體具有一閘極電性連接於該電壓源，一源極電性連接於一輸入端，以及一汲極電性連接於該第四PMOS電晶體之汲極。該第三NMOS電晶體具有一閘極電性連接於一輸入端，一源極電性連接於一地端，以及一汲極電性連接於該第一NMOS電晶體之源極。該第五NMOS電晶體具有一閘極電性連接於該電壓源，一源極，以及一汲極電性連接於該第三PMOS電晶體之源極。該第六NMOS電晶體具有一閘極電性連接於一控制端，一源極電性連接於該第一NMOS電晶體之源極，以及一汲極電性連接於該第五NMOS電晶體之源極。該第七NMOS電晶體具有一閘極電性連接於該電壓源，一源極，以及一汲極電性連接於該第四PMOS電晶體之源極。該第八NMOS電晶體具有一閘極電性連接於該控制端，一源極電性連接於該第二NMOS電晶體之源極，以及一汲極電性連接於該第七NMOS電晶體之源極。
本發明另提供一種電位轉換電路，包含一高壓電路、一鉗制電路、一輸入電路以及一旁路電路。該高壓電路用來提供一高電壓。該鉗制電路電性連接於該高壓電路，用來避免該高壓電路之電晶體受到高電壓應力。該輸入電路電性連接於該鉗制電路，用來接收一輸入電壓。該旁路電路電性連接於該輸入電路以及該高壓電路之間，用來繞過該鉗制電路。
請參考第3圖以及第4圖，第3圖為本發明之電位轉換電路20之方塊圖。第4圖為本發明之電位轉換電路20之第一實施例之電路圖。電位轉換電路20包含一高壓電路22、一鉗制電路26、一輸入電路28以及一旁路電路30。高壓電路22包含二PMOS電晶體P1、P2。鉗制電路26包含二PMOS電晶體P3、P4以及二NMOS電晶體N1、N2。輸入電路28包含一NMOS電晶體N3。旁路電路30包含四NMOS電晶體N5、N6、N7、N8。電晶體N1以及N2可避免電晶體N3崩潰。電晶體P3以及P4可避免電晶體P1以及P2崩潰。電晶體P1以及P2之源極電性連接於一高電壓端Vn。電晶體P1之閘極電性連接於電晶體P2之汲極，電晶體P2之閘極電性連接於電晶體P1之汲極，電晶體P3以及P4之閘極電性連接於一參考電壓端Vk。電晶體N1以及N2之閘極電性連接於一電壓源Vdd。輸入電壓Vin之範圍介於電壓Vdd以及地電壓之間。當高電壓Vn大於電壓Vdd時，鉗制電路26可避免高壓電路22以及輸入電路28之電晶體P1、P2、N3崩潰。當高電壓Vn小於NMOS電晶體之臨界電壓Vtn與PMOS電晶體之臨界電壓Vtp之總和時，旁路電路30用來繞過鉗制電路26。電晶體N5、N7之閘極電性連接於電壓源Vdd以避免電晶體N6、N8崩潰。電晶體N6、N8由參考電壓Vk之反相參考電壓所控制。
在高電壓Vn小於臨界電壓Vtn與臨界電壓Vtp之總和的情況下，參考電壓Vk為低準位電壓。當輸入電壓Vin為低準位電壓時，電晶體N3關閉而電晶體N2、N8、N7開啟，所以節點A2之電壓準位將達到低準位電壓，節點A4之電壓準位將達到低電壓準位，使電晶體P1開啟。節點A3之電壓準位將達到高電壓Vn，使電晶體P3開啟。節點A1為準位轉換電路20之輸出端。因此，節點A1之電壓準位將達到高電壓Vn。當輸入電壓Vin為高電壓準位時，電晶體N3開啟。節點A7將達到低電壓準位，使電晶體N1、N6、N5開啟。因此，節點A1之電壓準位將達到低電壓準位。節點A3之電壓準位將達到低準位電壓，使電晶體P2開啟。節點A4之電壓準位將達到高電壓Vn使電晶體P4開啟。因此，節點A2之電壓準位將達到高電壓Vn。
在高電壓Vn大於電壓Vdd之情況下，參考電壓Vk為高準位電壓，電晶體N6、N8由反相參考電壓Vk_B所關閉。當輸入電壓Vin為低準位電壓時，電晶體N3關閉而電晶體N2開啟，所以節點A2之電壓準位將達到低準位電壓。當電晶體P4之源極(節點A4)之電壓準位大於臨界電壓Vtp與參考電壓Vk之總和時，電晶體P4開啟。節點A4之電壓準位將達到電壓準位Vk+Vtp使得電晶體P1開啟直到電晶體P4之源極之電壓準位小於臨界電壓Vtp與參考電壓Vk之總和。節點A3之電壓準位將達到高電壓Vn使電晶體P3開啟。因此，輸出節點A1之電壓準位將達到高電壓Vn。此外，電晶體N5被開啟，節點A5將達到電壓準位Vdd-Vtn，所以電晶體N5、N6不會有崩潰電壓之跨壓。在本實施例中，高準位電壓為3.3伏特，低準位電壓為0伏特，高電壓Vn為10伏特。汲極與閘極之間之電壓差為6.6伏特，所以電晶體P1將不會崩潰。同樣地，電晶體P2也不會崩潰。當輸入電壓Vin為高準位電壓時，電晶體N2關閉而電晶體N3開啟。節點A7將達到低準位電壓使電晶體N1開啟。因此，輸出節點A1將達到低準位電壓。當電晶體P3之源極(節點A3)之電壓準位大於臨界電壓Vt與電晶體P3之閘極電壓之總和時，電晶體P3開啟。節點A3之電壓準位將使電晶體P2開啟直到電晶體P3之源極之電壓準位小於臨界電壓Vt與電晶體P3之閘極電壓之總和。節點A3將達到電壓準位Vk+Vtp使電晶體P2開啟。節點A4之電壓準位將達到高電壓Vn使電晶體P4開啟。因此，節點A2之電壓準位將達到高電壓Vn。此外，電晶體N7將開啟，節點A6將達到電壓準位Vdd-Vtn，所以電晶體N7、N8不會有崩潰電壓之跨壓。
請參考第5圖，第5圖為本發明之電位轉換電路20之第二實施例之電路圖。相較於第一實施例，第二實施例之輸入電路28包含電晶體N3、N4。在第二實施例中，輸入電壓傳輸至電晶體N3之閘極。此外，輸入電壓藉由反相器32傳輸至電晶體N4之閘極。在高電壓Vn小於臨界電壓Vtn與臨界電壓Vtp之總和的情況下，當輸入電壓Vin為低準位電壓時，電晶體N3關閉而電晶體N4開啟。節點A8將達到低準位電壓使電晶體N2、N8、N7開啟。當輸入電壓Vin為高準位電壓時，則電晶體N3開啟，電晶體N4關閉。在高電壓Vn大於電壓Vdd的情況下，當輸入電壓Vin為低準位電壓時，電晶體N3關閉而電晶體N4開啟，電晶體N2因為電晶體N4開啟而被開啟。當輸入電壓Vin為高準位電壓時，電晶體N3開啟而電晶體N4關閉。因此，第二實施例中之操作方式與第一實施例相同，每一個電晶體都將不會有崩潰電壓之跨壓。
綜上所述，本發明之電壓轉換電路包含一高壓電路、一鉗制電路、一輸入電路以及一旁路電路。該高壓電路電性連接於該高電壓端。當該高電壓端之電壓準位大於電壓源之電壓準位時，該鉗制電路可避免該高壓電路之電晶體受到高電壓應力。當該高電壓端之電壓準位小於NMOS電晶體之臨界電壓Vtn與PMOS電晶體之臨界電壓Vtp崩潰電壓之電壓準位時，該旁路電路用來繞過該鉗制電路。因此，本發明之電位轉換電路可避免電晶體受到高電壓應力並可操作在低電壓。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20、80．．．電壓轉換電路
P1、P2、86、88、90、92．．．PMOS電晶體
N1~N8、82、84、94．．．NMOS電晶體
22．．．高壓電路
26．．．鉗制電路
28．．．輸入電路
30．．．旁路電路
32．．．反相器
Vin．．．輸入電壓
Vk、Vk_B．．．參考電壓
Vdd．．．電壓源
Vn．．．高電壓端
Vout．．．輸出電壓
A1~A8‧‧‧節點
A、B、C、D‧‧‧節點
第1圖為先前技術之電位轉換電路之電路圖。
第2圖為先前技術之電晶體免於接面崩潰之電位轉換電路之電路圖。
第3圖為本發明之電位轉換電路之方塊圖。
第4圖為本發明之電位轉換電路之第一實施例之電路圖。
第5圖為本發明之電位轉換電路之第二實施例之電路圖。
20．．．電壓轉換電路
22．．．高壓電路
26．．．鉗制電路
28．．．輸入電路
30．．．旁路電路
Claims (6)
- 一種電位轉換電路，包含：一第一PMOS電晶體，具有一閘極，一源極電性連接於一高電壓端，以及一汲極；一第二PMOS電晶體，具有一閘極電性連接於該第一PMOS電晶體之汲極，一源極電性連接於該高電壓端，以及一汲極電性連接於該第一PMOS電晶體之閘極；一第三PMOS電晶體，具有一閘極電性連接於一參考電壓端，一源極電性連接於該第一PMOS電晶體之汲極，以及一汲極；一第四PMOS電晶體，具有一閘極電性連接於該參考電壓端，一源極電性連接於該第二PMOS電晶體之汲極，以及一汲極；一第一NMOS電晶體，具有一閘極電性連接於一電壓源，一源極，以及一汲極電性連接於該第三PMOS電晶體之汲極；一第二NMOS電晶體，具有一閘極電性連接於該電壓源，一源極，以及一汲極電性連接於該第四PMOS電晶體之汲極；一第三NMOS電晶體，具有一閘極電性連接於一輸入端，一源極電性連接於一地端，以及一汲極電性連接於該第一NMOS電晶體之源極；一第五NMOS電晶體，具有一閘極電性連接於該電壓源，一源極，以及一汲極電性連接於該第三PMOS電晶體之源極；一第六NMOS電晶體，具有一閘極電性連接於一控制端，一源極電性連接於該第一NMOS電晶體之源極，以及一汲極電性連 接於該第五NMOS電晶體之源極；一第七NMOS電晶體，具有一閘極電性連接於該電壓源，一源極，以及一汲極電性連接於該第四PMOS電晶體之源極；以及一第八NMOS電晶體，具有一閘極電性連接於該控制端，一源極電性連接於該第二NMOS電晶體之源極，以及一汲極電性連接於該第七NMOS電晶體之源極。
- 如請求項1所述之電位轉換電路，另包含：一第四NMOS電晶體，具有一閘極經由一反相器電性連接於該輸入端，一源極電性連接於該地端，以及一汲極電性連接於該第二NMOS電晶體之源極。
- 如請求項1所述之電位轉換電路，其中該控制端之電壓準位互補於該參考電壓端之電壓準位。
- 如請求項1所述之電位轉換電路，其中當該高電壓端之電壓準位大於該電壓源之電壓準位時，該參考電壓端之電壓準位為電高準位電壓。
- 如請求項1所述之電位轉換電路，其中當該高電壓端之電壓準位小於電晶體崩潰電壓之電壓準位時，該參考電壓端之電壓準位為電低準位電壓。
- 一種電位轉換電路，包含：一高壓電路，用來提供一高電壓；一鉗制電路，電性連接於該高壓電路，用來避免該高壓電路之電晶體受到高電壓應力；一輸入電路，電性連接於該鉗制電路，用來接收一輸入電壓；以及一旁路電路，電性連接於該輸入電路以及該高壓電路之間，用來繞過該鉗制電路，該旁路電路包含：一第一NMOS電晶體，具有一閘極電性連接於一電壓源，一源極，以及一汲極電性連接於該鉗制電路；一第二NMOS電晶體，具有一閘極電性連接於一控制端，一源極電性連接於該輸入電路，以及一汲極電性連接於該第一NMOS電晶體之源極；一第三NMOS電晶體，具有一閘極電性連接於該電壓源，一源極，以及一汲極電性連接於該鉗制電路；以及一第四NMOS電晶體，具有一閘極電性連接於該控制端，一源極電性連接於該輸入電路，以及一汲極電性連接於該第三NMOS電晶體之源極。
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| TW200847627A (en) * | 2007-03-31 | 2008-12-01 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
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| Publication number | Publication date |
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| US7755392B1 (en) | 2010-07-13 |
| TW201042918A (en) | 2010-12-01 |
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