JP6610223B2 - 半導体集積回路 - Google Patents

Description

この発明は、レベルシフタを含む半導体集積回路に関する。

電源電圧の異なる回路間のインタフェースとしてレベルシフタが用いられる。図９は、この種のレベルシフタの一例であるレベルシフタ２の構成を示す回路図である。このレベルシフタ２には、第１の電源電圧ＶＤＤ、第２の電源電圧ＶＳＳ、第３の電源電圧ＶＬＳＭ＿ＣＧおよび第４の電源電圧ＶＢＢが与えられる。レベルシフタ２は、第１の電源電圧ＶＤＤに対応した第１の論理レベル（この例では高レベル）、第２の電源電圧ＶＳＳに対応した第２の論理レベル（この例では低レベル）を有する入力論理信号ＩＮを、第３の電源電圧ＶＬＳＭ＿ＣＧに対応した高レベル、第４の電源電圧ＶＢＢに対応した低レベルを有する出力論理信号に変換する回路である。

図９に示すように、レベルシフタ２は、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）Ｍ１およびＭ２と、ＮチャネルトランジスタＭ３およびＭ４と、インバータ１０〜１２とを有する。

レベルシフタ２の入力論理信号ＩＮは、ＰチャネルトランジスタＭ１のゲートとインバータ１０の入力点に与えられる。インバータ１０は、第１の電源電圧ＶＤＤおよび第２の電源電圧ＶＳＳ（＜ＶＤＤ）が与えられることにより動作する。インバータ１０の出力点は、ＰチャネルトランジスタＭ２のゲートに接続されている。ＰチャネルトランジスタＭ１およびＭ２の各々のソースには、第１の電源電圧ＶＤＤが与えられる。ＰチャネルトランジスタＭ１のドレインは、ＮチャネルトランジスタＭ３のドレインに接続されており、その接続点がノードＮ３である。ＰチャネルトランジスタＭ２のドレインは、ＮチャネルトランジスタＭ４のドレインに接続されており、その接続点がノードＮ４である。

ＮチャネルトランジスタＭ３のゲートは、ノードＮ４に接続されており、ＮチャネルトランジスタＭ４のゲートは、ノードＮ３に接続されている。ＮチャネルトランジスタＭ３およびＭ４の各々のソースには、第４の電源電圧ＶＢＢが与えられる。インバータ１１は、入力点がノードＮ４に接続され、出力点がインバータ１２の入力点に接続されている。インバータ１１および１２は、第３の電源電圧ＶＬＳＭ＿ＣＧおよび第４の電源電圧ＶＢＢ（＜ＶＬＳＭ＿ＣＧ）が与えられて動作する。そして、インバータ１１の出力点から出力論理信号ＯＵＴＢが得られ、インバータ１２の出力点から出力論理信号ＯＵＴが得られる。

以上の構成において、入力論理信号ＩＮが高レベル（ＶＤＤ）になると、ＰチャネルトランジスタＭ１のゲート電圧がＶＤＤ、ＰチャネルトランジスタＭ２のゲート電圧がＶＳＳになるため、ＰチャネルトランジスタＭ１がＯＦＦ、ＰチャネルトランジスタＭ２がＯＮになる。そして、ＰチャネルトランジスタＭ２がＯＮになると、ノードＮ４の電位が上昇してＮチャネルトランジスタＭ３がＯＮになり、ノードＮ３の電位が低下してＮチャネルトランジスタＭ４がＯＦＦとなる。この結果、ノードＮ３の電位はＶＢＢ、ノードＮ４の電位はＶＤＤとなる。そして、ノードＮ４の電位がＶＤＤになると、インバータ１１は出力論理信号ＯＵＴＢを低レベル＝ＶＢＢとし、これによりインバータ１２は出力論理信号ＯＵＴを高レベル＝ＶＬＳＭ＿ＣＧとする。

一方、入力論理信号ＩＮが低レベル（ＶＳＳ）になると、ＰチャネルトランジスタＭ１のゲート電圧がＶＳＳ、ＰチャネルトランジスタＭ２のゲート電圧がＶＤＤになるため、ＰチャネルトランジスタＭ１がＯＮ、ＰチャネルトランジスタＭ２がＯＦＦになる。そして、ＰチャネルトランジスタＭ１がＯＮになると、ノードＮ３の電位が上昇してＮチャネルトランジスタＭ４がＯＮになり、ノードＮ４の電位が低下してＮチャネルトランジスタＭ３がＯＦＦとなる。この結果、ノードＮ３の電位はＶＤＤ、ノードＮ４の電位はＶＢＢとなる。そして、ノードＮ４の電位がＶＢＢになると、インバータ１１は出力論理信号ＯＵＴＢを高レベル＝ＶＬＳＭ＿ＣＧとし、これによりインバータ１２は出力論理信号ＯＵＴを低レベル＝ＶＢＢとする。

特開２０１３−１５０２１９号公報 特開２０１３−１７１６１２号公報

ところで、上述したレベルシフタ２は、第１の電源電圧ＶＤＤと第４の電源電圧ＶＢＢとの電圧差が大きい場合に、レベルシフタ２を構成する一部のトランジスタに大きな電圧が加わる問題がある。例えばＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖ、ＶＬＳＭ＿ＣＧ＝０Ｖ、ＶＢＢ＝−５Ｖとする。この場合において、入力論理信号ＩＮが高レベル＝３．３Ｖであると、ノードＮ４の電位が３．３Ｖ、ノードＮ３の電位が−５Ｖとなるため、ＮチャネルトランジスタＭ４のゲート−ドレイン間電圧が３．３Ｖ−（−５Ｖ）＝８．３Ｖとなる。また、入力論理信号ＩＮが低レベル＝０Ｖであると、ノードＮ３の電位が３．３Ｖ、ノードＮ４の電位が−５Ｖとなるため、ＮチャネルトランジスタＭ３のゲート−ドレイン間電圧が３．３Ｖ−（−５Ｖ）＝８．３Ｖとなる。

近年では、半導体集積回路の微細化に伴い、半導体集積回路を構成するトランジスタの耐圧が低下している。このため、従来のレベルシフタ２では、例えばＮチャネルトランジスタＭ３およびＭ４の耐圧が６Ｖ程度であると、これらのトランジスタは破壊され易くなる。ＮチャネルトランジスタＭ３およびＭ４の破壊を免れるために、ＮチャネルトランジスタＭ３およびＭ４を高耐圧トランジスタにより構成することも考えられる。しかし、ＮチャネルトランジスタＭ３およびＭ４を高耐圧トランジスタとすると、半導体集積回路の製造プロセスが複雑化する問題がある。

高耐圧トランジスタを用いることなく、高電圧で動作可能なレベルシフタを構成するための技術として、例えば特許文献１または２に開示の技術がある。これらの文献に開示された半導体集積回路では、各トランジスタに所定電圧以上の電圧が加わらないように保護回路が設けられている。

しかしながら、このような保護回路を設けたとしても、レベルシフタの出力論理信号の高レベル、低レベルの切り換えを行うモード切り換えの際に、瞬時的にレベルシフタ内のトランジスタに過大な電圧が加わり、これによりトランジスタが破壊に至る可能性があった。

この発明は、以上説明した事情に鑑みてなされたものであり、レベルシフタの出力論理信号の高レベルおよび低レベルの切り換えの際にトランジスタを破壊から保護することができ、かつ、微細化可能で製造プロセスが簡易な半導体集積回路を提供することを目的とする。

この発明は、第１〜第４の電源電圧が与えられ、第１の電源電圧に対応した第１の論理レベル、第２の電源電圧に対応した第２の論理レベルを有する入力論理信号を、第３の電源電圧に対応した第１の論理レベル、第４の電源電圧に対応した第２の論理レベルを有する出力論理信号に変換するレベルシフタと、モード指示信号に従って、第３の電源電圧および第４の電源電圧を切り換える手段であって、レベルシフタを構成する各トランジスタに所定電圧以上の電圧が加わらないように第３の電源電圧または第４の電源電圧の一方を段階的に切り換える切り換え手段とを具備することを特徴とする半導体集積回路を提供する。

この発明によれば、第３の電源電圧および第４の電源電圧を切り換える際に、第３の電源電圧または第４の電源電圧の一方を段階的に切り換えることにより、レベルシフタを構成する各トランジスタに所定電圧以上の電圧が加わらないようにすることができ、レベルシフタを構成する各トランジスタを破壊から保護することができる。また、レベルシフタを構成する各トランジスタに所定電圧以上の電圧が加わらないため、レベルシフタを含む半導体集積回路の微細化が可能である。さらに、レベルシフタを構成する各トランジスタとして高耐圧トランジスタを用いる必要がないため、製造プロセスが簡易となる。

好ましい態様において、レベルシフタは、第１の電源電圧を出力する電源に各々のソースが接続され、入力論理信号に応じて排他的にＯＮ／ＯＦＦが切り換えられる第１および第２のトランジスタと、第４の電源電圧を出力する電源に各々のソースが接続され、一方のドレインが他方のゲートに接続され、一方のゲートが他方のドレインに接続された第３および第４のトランジスタと、各々のゲートに第１のバイアス電圧が与えられ、第１および第２のトランジスタのドレイン電流の流路となり、第１および第２のトランジスタのドレイン電圧を第１の電源電圧と第１のバイアス電圧により定まる限界電圧との間の電圧範囲に制限する第５および第６のトランジスタと、各々のゲートに第２のバイアス電圧が与えられ、第５および第６のトランジスタの各ドレイン電流を第３および第４のトランジスタのドレインに供給し、第３および第４のドレイン電圧を第２のバイアス電圧により定まる限界電圧と第４の電源電圧との間の電圧範囲に制限する第７および第８のトランジスタと、第４のトランジスタのドレイン電圧に基づき、第３の電源電圧に対応した第１の論理レベル、第４の電源電圧に対応した第２の論理レベルの出力論理信号を出力する出力部とを具備する。

他の好ましい態様において、切り換え手段は、第３の電源電圧または第４の電源電圧の一方を、切り換え前の電源電圧から、切り換え前の電源電圧と切り換え後の電源電圧との中間の中間電圧に切り換え、その後、第３の電源電圧または第４の電源電圧の他方を切り換え、その後、第３の電源電圧または第４の電源電圧の一方を中間電圧から切り換え後の電源電圧に切り換える。

具体的には、第１の電源電圧は第２の電源電圧よりも高く、第３の電源電圧は第４の電源電圧よりも高く、切り換え手段は、第３の電源電圧および第４の電源電圧を低下させる場合に、第４の電源電圧を、切り換え前の電源電圧から、切り換え前の電源電圧と切り換え後の電源電圧との中間の中間電圧に低下させ、その後、第３の電源電圧を低下させ、その後、第４の電源電圧を中間電圧から切り換え後の電源電圧に低下させる。また、切り換え手段は、第３の電源電圧および第４の電源電圧を上昇させる場合に、第４の電源電圧を、切り換え前の電源電圧から、切り換え前の電源電圧と切り換え後の電源電圧との中間の中間電圧に上昇させ、その後、第３の電源電圧を上昇させ、その後、第４の電源電圧を中間電圧から前記切り換え後の電源電圧に上昇させる。

好ましい態様において、切り換え手段は、第２のバイアス電圧を第３の電源電圧に連動させる。

また、他の好ましい態様において、切り換え手段は、第４の電源電圧を出力する電圧出力回路と、第１の基準電圧と第４の電源電圧との差電圧を分圧する分圧回路と、分圧回路の出力電圧と第２の基準電圧との差分に応じて電圧出力回路が出力する第４の電源電圧を増減するコンパレータと、モード指示信号に応じて、分圧回路の分圧比を変化させる制御信号を出力するタイミング制御回路とを具備する。

この発明の一実施形態である半導体集積回路の構成を示す回路図である。 同半導体集積回路のモード切換部１００のバイアス電圧ＶＢＩＡＳ＿Ｎと第３の電源電圧ＶＬＳＭ＿ＣＧの出力に関する構成を示す回路図である。 同モード切換部１００の第４の電源電圧ＶＢＢの出力に関する構成を示す回路図である。 正電圧出力モードから負電圧出力モードに直接切り換わる場合の各電圧の波形を示すタイムチャートである。 正電圧出力モードから負電圧出力モードに切り換わる場合の各電圧の波形を示すタイムチャートである。 正電圧出力モードから負電圧出力モードに切り換わる場合のバイアス電圧ＶＢＩＡＳ＿Ｎと第３の電源電圧ＶＬＳＭ＿ＣＧに関する各電圧の波形を示すタイムチャートである。 正電圧出力モードから負電圧出力モードに切り換わる場合の第４の電源電圧ＶＢＢに関する各電圧の波形を示すタイムチャートである。 負電圧出力モードから正電圧出力モードに切り換わる場合の各電圧の波形を示すタイムチャートである。 レベルシフタ２の構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。

（Ａ：構成）
図１は、この発明の一実施形態である半導体集積回路の構成を示す回路図である。この半導体集積回路は、レベルシフタ１とモード切換部１００とを有する。レベルシフタ１は、第１の電源電圧ＶＤＤ、第２の電源電圧ＶＳＳ、第３の電源電圧ＶＬＳＭ＿ＣＧおよび第４の電源電圧ＶＢＢと、バイアス電圧ＶＢＩＡＳ＿Ｎとを与えられ、第１の電源電圧ＶＤＤに対応した第１の論理レベル（高レベル）、第２の電源電圧ＶＳＳに対応した第２の論理レベル（低レベル）を有する入力論理信号を、第３の電源電圧ＶＬＳＭ＿ＣＧに対応した第１の論理レベル（高レベル）、第４の電源電圧ＶＢＢに対応した第２の論理レベル（低レベル）を有する出力論理信号に変換する回路である。このレベルシフタ１は、出力論理信号ＯＵＴおよびＯＵＴＢとして、正の電圧である第１の論理レベル、０Ｖである第２の論理レベルを出力する正電圧出力モードと、０Ｖである第１の論理レベル、負の電圧である第２の論理レベルを出力する負電圧出力モードを有する。モード切換部１００は、例えば半導体集積回路の外部から与えられるモード指示信号に従い、第３の電源電圧ＶＬＳＭ＿ＣＧおよび第４の電源電圧ＶＢＢと、バイアス電圧ＶＢＩＡＳ＿Ｎとを切り換えることにより、レベルシフタ１を正電圧出力モードから負電圧出力モードへ、あるいは負電圧出力モードから正電圧出力モードへ切り換える回路である。この切り換えの際、モード切換部１００は、レベルシフタ１を構成する各トランジスタに所定電圧以上の電圧が加わらないように、第３の電源電圧ＶＬＳＭ＿ＣＧおよびバイアス電圧ＶＢＩＡＳ＿Ｎと、第４の電源電圧ＶＢＢとを段階的に切り換える。

本実施形態におけるレベルシフタ１が従来のレベルシフタ２（図９参照）と異なる点は、第５のトランジスタであるＰチャネルトランジスタＭ５と、第６のトランジスタであるＰチャネルトランジスタＭ６と、第７のトランジスタであるＮチャネルトランジスタＭ７と、第８のトランジスタであるＮチャネルトランジスタＭ８とを有する点である。この点以外はレベルシフタ１とレベルシフタ２は同一である。従って、図１において、図９に示されたものと同一の構成要素には同一の符号を付けて、その説明を省略する。以下では、モード切換部１００と、レベルシフタ１のＰチャネルトランジスタＭ５およびＭ６と、ＮチャネルトランジスタＭ７およびＭ８とを中心に説明する。

第１のトランジスタであるＰチャネルトランジスタＭ１のドレインは、ＰチャネルトランジスタＭ５のソースに接続されており、その接続点がノードＮ５である。第２のトランジスタであるＰチャネルトランジスタＭ２のドレインは、ＰチャネルトランジスタＭ６のソースに接続されており、その接続点がノードＮ６である。ＰチャネルトランジスタＭ５のドレインは、ＮチャネルトランジスタＭ７のドレインに接続されており、その接続点がノードＮ７である。ＰチャネルトランジスタＭ６のドレインは、ＮチャネルトランジスタＭ８のドレインに接続されており、その接続点がノードＮ８である。ＰチャネルトランジスタＭ５およびＭ６の各々のゲートには、第１のバイアス電圧として第２の電源電圧ＶＳＳが与えられる。ＰチャネルトランジスタＭ５およびＭ６は、ＰチャネルトランジスタＭ１およびＭ２のドレイン電圧を第１の電源電圧ＶＤＤと第１のバイアス電圧ＶＳＳにより定まる限界電圧との間の電圧範囲に制限する役割を果たす。

第３のトランジスタであるＮチャネルトランジスタＭ３および第４のトランジスタであるＮチャネルトランジスタＭ４の各々のソースには、モード切換部１００から第４の電源電圧ＶＢＢが与えられる。ＮチャネルトランジスタＭ３のドレインはＮチャネルトランジスタＭ４のゲートに接続され、その接続点はノードＮ３となっている。また、ＮチャネルトランジスタＭ４のドレインはＮチャネルトランジスタＭ３のゲートに接続され、その接続点はノードＮ４となっている。第７のトランジスタであるＮチャネルトランジスタＭ７のソースは、第３のトランジスタであるＮチャネルトランジスタＭ３のドレインに接続されている。また、第８のトランジスタであるＮチャネルトランジスタＭ８のソースは、第４のトランジスタであるＮチャネルトランジスタＭ４のドレインに接続されている。ＮチャネルトランジスタＭ７およびＭ８の各々のゲートには、第２のバイアス電圧として、モード切換部１００からバイアス電圧ＶＢＩＡＳ＿Ｎが与えられる。ＮチャネルトランジスタＭ７およびＭ８は、ＮチャネルトランジスタＭ３およびＭ４のドレイン電圧を第２のバイアス電圧ＶＢＩＡＳ＿Ｎにより定まる限界電圧と第４の電源電圧ＶＢＢとの間の電圧範囲に制限する役割を果たす。
インバータ１１および１２は、第３の電源電圧ＶＬＳＭ＿ＣＧおよび第４の電源電圧ＶＢＢにより動作し、ノードＮ４の出力電圧に基づいて出力論理信号ＯＵＴおよびＯＵＴＢを出力する出力部である。

モード切換部１００は、外部から与えられるモード指示信号に応じて、バイアス電圧ＶＢＩＡＳ＿Ｎ、第３の電源電圧ＶＬＳＭ＿ＣＧおよび第４の電源電圧ＶＢＢの電圧値を切り換える回路である。具体的には、モード切換部１００は、バイアス電圧ＶＢＩＡＳ＿Ｎおよび第３の電源電圧ＶＬＳＭ＿ＣＧの各々を３．３Ｖと０Ｖのいずれかに切り換え、第４の電源電圧ＶＢＢを０Ｖと、−５Ｖと、両者の中間電圧である−２．５Ｖとのいずれかに切り換える。図２は、モード切換部１００のバイアス電圧ＶＢＩＡＳ＿Ｎと第３の電源電圧ＶＬＳＭ＿ＣＧの出力に関する構成を示す回路図であり、図３は、モード切換部１００の第４の電源電圧ＶＢＢの出力に関する構成を示す回路図である。

図２に示すように、モード切換部１００は、タイミング制御回路１１０、レベルシフト部１２０およびインバータ１３０を有する。タイミング制御回路１１０は、レベルシフト部１２０に接続され、図示しない外部電源から１．２Ｖの電源電圧を与えられて動作し、モード指示信号に応じて、高レベルが１．２Ｖ、低レベルが０Ｖである信号ＳＭ＿ＯＵＴを出力する。レベルシフト部１２０は、この信号ＳＭ＿ＯＵＴのレベルシフトを行い、高レベルが３．３Ｖ、低レベルが０Ｖの信号ＬＳ＿ＯＵＴとして出力する。インバータ１３０は、このレベルシフト部１２０が出力した信号ＬＳ＿ＯＵＴが高レベルである場合はバイアス電圧ＶＢＩＡＳ＿Ｎおよび第３の電源電圧ＶＬＳＭ＿ＣＧを３．３Ｖとし、レベルシフト部１２０の出力信号が低レベルである場合はバイアス電圧ＶＢＩＡＳ＿Ｎおよび第３の電源電圧ＶＬＳＭ＿ＣＧを０Ｖとする。

図３に示すように、モード切換部１００は、図２に示すタイミング回路１１０に加えて、ディテクタ１４０および第４の電源電圧ＶＢＢを出力する負電圧出力回路１５０を有する。負電圧出力回路１５０は、例えばチャージポンプである。タイミング制御回路１１０は、ディテクタ１４０に接続され、モード指示信号に応じて生成した信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬを与える。この信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬは、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞と信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞の２種類の情報を含む制御信号である。

ディテクタ１４０は、可変抵抗１４１、固定抵抗１４２およびコンパレータ１４３を有する。可変抵抗１４１と固定抵抗１４２は、第１の基準電圧３．３Ｖと第４の電源電圧ＶＢＢとの差電圧を分圧する分圧回路を構成している。この分圧回路の分圧比は、可変抵抗１４１の抵抗値Ｒ１と固定抵抗１４２の抵抗値Ｒ２との比となる。上記信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬは、可変抵抗１４１の抵抗値Ｒ１を指示する信号である。コンパレータ１４３は、可変抵抗１４１と固定抵抗１４２とからなる分圧回路の出力電圧と第２の基準電圧０Ｖとの差分に応じて負電圧出力回路１５０に出力させる第４の電源電圧ＶＢＢを増減させる。このため、可変抵抗１４１と固定抵抗１４２の接続点の電圧は０Ｖとなり、第４の電源電圧ＶＢＢは、電圧ＶＢＢ＝−３．３Ｖ×（Ｒ２／Ｒ１）となる。
以上が、半導体集積回路の構成である。

（Ｂ：動作）
次に、半導体集積回路の動作について説明する。レベルシフタ１の正電圧出力モードでは、第３の電源電圧ＶＬＳＭ＿ＣＧ＝３．３Ｖ、第４の電源電圧ＶＢＢ＝０Ｖ、バイアス電圧ＶＢＩＡＳ＿Ｎ＝３．３Ｖ、信号ＳＭ＿ＯＵＴの電圧＝１．２Ｖ、信号ＬＳ＿ＯＵＴの電圧＝３．３Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞の電圧＝０Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞の電圧＝０Ｖであり、レベルシフタ１の負電圧出力モードでは、第３の電源電圧ＶＬＳＭ＿ＣＧ＝−５Ｖ、第４の電源電圧ＶＢＢ＝０Ｖ、バイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖ、信号ＳＭ＿ＯＵＴの電圧＝０Ｖ、信号ＬＳ＿ＯＵＴの電圧＝０Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞の電圧＝１．２Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞の電圧＝０Ｖである。なお、正電圧出力モードと負電圧出力モードのいずれの動作モードであっても、第１の電源電圧ＶＤＤ＝３．３Ｖ、第２の電源電圧ＶＳＳ＝０Ｖである。

正電圧出力モードにおいて、入力論理信号ＩＮが３．３Ｖであると、ＰチャネルトランジスタＭ１はＯＦＦとなり、ＰチャネルトランジスタＭ２はＯＮとなる。ＰチャネルトランジスタＭ２がＯＮとなるため、ノードＮ６の電位は、第１の電源電圧ＶＤＤと等しくなり、３．３Ｖとなる。第２の電源電圧ＶＳＳ＝０Ｖであり、ノードＮ６の電位が３．３Ｖであるので、ＰチャネルトランジスタＭ６はＯＮとなる。このため、ノードＮ８の電位は３．３Ｖとなる。バイアス電圧ＶＢＩＡＳ＿Ｎ＝３．３Ｖであり、ノードＮ８の電位は３．３Ｖであるので、ＮチャネルトランジスタＭ８はＯＦＦとなる。このため、ノードＮ４の電位は、３．３Ｖ−Ｖｔｈとなる。Ｖｔｈとは、ＮチャネルトランジスタＭ８の閾値電圧である。ノードＮ４の電位が３．３Ｖ−Ｖｔｈであるので、ＮチャネルトランジスタＭ３はＯＮとなり、ノードＮ３の電位は、第４の電源電圧ＶＢＢと等しくなり、０Ｖとなる。ノードＮ３の電位が０Ｖであるので、ＮチャネルトランジスタＭ４はＯＦＦとなる。正電圧出力モードでは第３の電源電圧ＶＬＳＭ＿ＣＧ＝３．３Ｖ、第４の電源電圧ＶＢＢ＝０Ｖであり、ノードＮ４の電位は３．３Ｖ−Ｖｔｈであるので、インバータ１１は出力論理信号ＯＵＴＢを０Ｖとし、これによりインバータ１２は出力論理信号ＯＵＴを３．３Ｖとする。

また、正電圧出力モードにおいて、入力論理信号ＩＮが０Ｖであると、ＰチャネルトランジスタＭ１はＯＮとなり、ＰチャネルトランジスタＭ２はＯＦＦとなる。ＰチャネルトランジスタＭ１がＯＮとなるため、ノードＮ５の電位は、第１の電源電圧ＶＤＤと等しくなり、３．３Ｖとなる。第２の電源電圧ＶＳＳ＝０Ｖであり、ノードＮ５の電位が３．３Ｖであるので、ＰチャネルトランジスタＭ５はＯＮとなる。このため、ノードＮ７の電位は３．３Ｖとなる。バイアス電圧ＶＢＩＡＳ＿Ｎ＝３．３Ｖであり、ノードＮ７の電位は３．３Ｖであるので、ＮチャネルトランジスタＭ７はＯＦＦとなる。このため、ノードＮ３の電位は、３．３Ｖ−Ｖｔｈとなる。Ｖｔｈは、ＮチャネルトランジスタＭ７の閾値電圧であり、この閾値電圧の値はＮチャネルトランジスタＭ８の閾値電圧の値と等しい。ノードＮ３の電位が３．３Ｖ−Ｖｔｈであるので、ＮチャネルトランジスタＭ４はＯＮとなり、ノードＮ４の電位は、第４の電源電圧ＶＢＢと等しくなり、０Ｖとなる。ノードＮ４の電位が０Ｖであるので、ＮチャネルトランジスタＭ３はＯＦＦとなる。正電圧出力モードでは第４の電源電圧ＶＬＳＭ＿ＣＧ＝３．３Ｖ、第４の電源電圧ＶＢＢ＝０Ｖであり、ノードＮ４の電位は０Ｖであるので、インバータ１１は出力論理信号ＯＵＴＢを０Ｖとし、これによりインバータ１２は出力論理信号ＯＵＴを３．３Ｖとする。

負電圧出力モードにおいて、入力論理信号ＩＮが３．３Ｖであると、正電圧出力モードにおいて入力論理信号ＩＮが３．３Ｖである場合と同様、ノードＮ８の電位が３．３Ｖとなる。負電圧出力モードではバイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖであり、ノードＮ８の電位は３．３Ｖであるので、ＮチャネルトランジスタＭ８はＯＦＦとなる。このため、ノードＮ４の電位は、−Ｖｔｈとなる。ノードＮ４の電位が−Ｖｔｈであるので、ＮチャネルトランジスタＭ３はＯＮとなり、ノードＮ３の電位は、第４の電源電圧ＶＢＢと等しくなり、−５Ｖとなる。ノードＮ３の電位が−５Ｖであるので、ＮチャネルトランジスタＭ４はＯＦＦとなる。正電圧出力モードでは第３の電源電圧ＶＬＳＭ＿ＣＧ＝０Ｖ、第４の電源電圧ＶＢＢ＝−５Ｖであり、ノードＮ４の電位は−Ｖｔｈであるので、インバータ１１は出力論理信号ＯＵＴＢを０Ｖとし、これによりインバータ１２は出力論理信号ＯＵＴを−５Ｖとする。

また、負電圧出力モードにおいて、入力論理信号ＩＮが０Ｖであると、正電圧出力モードにおいて入力論理信号ＩＮが０Ｖである場合と同様、ノードＮ７の電位が３．３Ｖとなる。負電圧出力モードではバイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖであり、ノードＮ７の電位は３．３Ｖであるので、ＮチャネルトランジスタＭ７はＯＦＦとなる。このため、ノードＮ３の電位は、−Ｖｔｈとなる。ノードＮ３の電位が−Ｖｔｈであるので、ＮチャネルトランジスタＭ４はＯＮとなり、ノードＮ４の電位は、第４の電源電圧ＶＢＢと等しくなり、−５Ｖとなる。ノードＮ４の電位が−５Ｖであるので、ＮチャネルトランジスタＭ３はＯＦＦとなる。正電圧出力モードでは第３の電源電圧ＶＬＳＭ＿ＣＧ＝０Ｖ、第４の電源電圧ＶＢＢ＝−５Ｖであり、ノードＮ４の電位は０Ｖであるので、インバータ１１は出力論理信号ＯＵＴＢを０Ｖとし、これによりインバータ１２は出力論理信号ＯＵＴを−５Ｖとする。

図４は、本実施形態の比較例の動作を示すタイムチャートである。この比較例では、正電圧出力モードから負電圧出力モードに直接切り換えている。正電圧出力モードにおいて、入力論理信号ＩＮが３．３Ｖであると、上記の通り、ノードＮ４の電位が３．３Ｖ−Ｖｔｈとなり、ノードＮ３の電位が０Ｖとなる。ここで、モード指示信号により、正電圧出力モードから負電圧出力モードに切り換える際に、第４の電源電圧ＶＢＢが０Ｖから−５Ｖに切り換わるのと同時に、バイアス電圧ＶＢＩＡＳ＿Ｎが３．３Ｖから０Ｖに切り換わることが理想である。しかし、実際には両者の切り換えが同時に行われず、第４の電源電圧ＶＢＢの切り換えが先行して行われた場合、ＮチャネルトランジスタＭ３がＯＮであるので、ＮチャネルトランジスタＭ４のゲート−ドレイン間電圧が３．３Ｖ−Ｖｔｈ−（−５Ｖ）＝８．３Ｖ−Ｖｔｈとなる。従って、ＮチャネルトランジスタＭ４の耐圧が６Ｖ程度である場合、ＮチャネルトランジスタＭ４が破壊される。また、正電圧出力モードにおいて、入力論理信号ＩＮが０Ｖであると、上記の通り、ノードＮ３の電位が３．３Ｖ−Ｖｔｈとなり、ノードＮ４の電位が０Ｖとなる。ここで、モード指示信号により、正電圧出力モードから負電圧出力モードに切り換わると、第４の電源電圧ＶＢＢが０Ｖから−５Ｖに切り換わるのと同時に、バイアス電圧ＶＢＩＡＳ＿Ｎが３．３Ｖから０Ｖに切り換わるはずであるが、第４の電源電圧ＶＢＢの切り換えがバイアス電圧ＶＢＩＡＳ＿Ｎの切り換えよりも先に行われた場合、ＮチャネルトランジスタＭ３のゲート−ドレイン間の電圧が８．３Ｖ−Ｖｔｈとなる。従って、ＮチャネルトランジスタＭ３の耐圧が６Ｖ程度である場合、ＮチャネルトランジスタＭ３が破壊される。

このようなＮチャネルトランジスタＭ３およびＭ４の破壊を防止するために、本実施形態では、正電圧出力モードから負電圧出力モードへ切り換える際に状態１および２を経由する。つまり、レベルシフタ１は、正電圧出力モード→状態１→状態２→負電圧出力モードと切り換える。状態１では、バイアス電圧ＶＢＩＡＳ＿Ｎ＝３．３Ｖ、第３の電源電圧ＶＬＳＭ＿ＣＧ＝３．３Ｖ、第４の電源電圧ＶＢＢ＝−２．５Ｖ、信号ＳＭ＿ＯＵＴの電圧＝１．２Ｖ、信号ＬＳ＿ＯＵＴの電圧＝３．３Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞の電圧＝０Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞の電圧＝１．２Ｖとされ、状態２では、バイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖ、第３の電源電圧ＶＬＳＭ＝０Ｖ、第４の電源電圧ＶＢＢ＝−２．５Ｖ、信号ＳＭ＿ＯＵＴの電圧＝０Ｖ、信号ＬＳ＿ＯＵＴの電圧＝０Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞の電圧＝０Ｖ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞の電圧＝１．２Ｖとされる。なお、状態１および２のいずれの場合も第１の電源電圧ＶＤＤ＝３．３Ｖ、第２の電源電圧ＶＳＳ＝０Ｖである。

図５は、正電圧出力モードから負電圧出力モードに切り換える場合の各電圧の波形を示すタイムチャートである。正電圧出力モードから状態１に切り換わると、バイアス電圧ＶＢＩＡＳ＿Ｎおよび第３の電源電圧ＶＬＳＭ＿ＣＧは正電圧出力モードと同じ値のままだが、第４の電源電圧ＶＢＢ＝−２．５Ｖとなる。この状態１において、入力論理信号ＩＮが３．３Ｖであると、ＮチャネルトランジスタＭ４は、ドレインに３．３Ｖ−Ｖｔｈの電圧が与えられ、ゲートに−２．５Ｖの電圧が与えられる。このため、ＮチャネルトランジスタＭ４のゲート−ドレイン間の電圧は、３．３Ｖ−Ｖｔｈ−（−２．５Ｖ）＝５．８Ｖ−Ｖｔｈとなる。ＮチャネルトランジスタＭ４の耐圧は６Ｖなので、ＮチャネルトランジスタＭ４が破壊されることがない。また、状態１において、入力論理信号ＩＮが０Ｖであると、ＮチャネルトランジスタＭ３は、ドレインに３．３Ｖ−Ｖｔｈの電圧が与えられ、ゲートに−２．５Ｖの電圧が与えられる。このため、ＮチャネルトランジスタＭ３のゲート−ドレイン間の電圧は、３．３Ｖ−Ｖｔｈ−（−２．５Ｖ）＝５．８Ｖ−Ｖｔｈとなる。ＮチャネルトランジスタＭ３の耐圧は６Ｖなので、ＮチャネルトランジスタＭ３が破壊されることがない。

状態１から状態２に切り換わると、第４の電源電圧ＶＢＢは状態１と同じ値のままだが、バイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖとなり、第３の電源電圧ＶＬＳＭ＿ＣＧ＝０Ｖとなる。この状態２において、入力論理信号ＩＮが３．３Ｖであると、バイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖであり、ノードＮ８の電位が３．３Ｖであるので、ＮチャネルトランジスタＭ８がＯＦＦとなり、ノードＮ４の電位は−Ｖｔｈとなる。ＮチャネルトランジスタＭ４は、ドレインに−Ｖｔｈの電圧が与えられ、ゲートに−２．５Ｖの電圧が与えられる。このため、ＮチャネルトランジスタＭ４のゲート−ドレイン間の電圧は、−Ｖｔｈ−（−２．５Ｖ）＝２．５Ｖ−Ｖｔｈとなる。ＮチャネルトランジスタＭ４の耐圧は６Ｖなので、ＮチャネルトランジスタＭ４が破壊されることがない。また、状態２において、入力論理信号ＩＮが０Ｖであると、バイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖであり、ノードＮ７の電位が３．３Ｖであるので、ＮチャネルトランジスタＭ７がＯＦＦとなり、ノードＮ３の電位は−Ｖｔｈとなる。ＮチャネルトランジスタＭ３は、ドレインに−Ｖｔｈの電圧が与えられ、ゲートに−２．５Ｖの電圧が与えられる。このため、ＮチャネルトランジスタＭ３のゲート−ドレイン間の電圧は、−Ｖｔｈ−（−２．５Ｖ）＝２．５Ｖ−Ｖｔｈとなる。ＮチャネルトランジスタＭ３の耐圧は６Ｖなので、ＮチャネルトランジスタＭ３が破壊されることがない。

図６は、正電圧出力モードから負電圧出力モードに切り換える場合のバイアス電圧ＶＢＩＡＳ＿Ｎと第３の電源電圧ＶＬＳＭ＿ＣＧに関する各電圧の波形を示すタイムチャートである。モード指示信号に応じてタイミング制御回路１１０は、正電圧出力モードから負電圧出力モードへの切り換えを開始する。まず、タイミング制御回路１１０は、正電圧出力モードから状態１に切り換える。ただし、図６に示すように、タイミング制御回路１１０は、正電圧出力モードと状態１では同じ１．２Ｖの信号ＳＭ＿ＯＵＴをレベルシフト部１２０に与える。このため、信号ＬＳ＿ＯＵＴの電圧＝３．３Ｖとなり、バイアス電圧ＶＢＩＡＳ＿Ｎおよび第３の電源電圧ＶＬＳＭ＿ＣＧは、正電圧出力モードと状態１では変化しない。次に、タイミング制御回路１１０は、状態１から状態２に切り換え、０Ｖの信号ＳＭ＿ＯＵＴをレベルシフト部１２０に与える。このため、レベルシフト部１２０は、０Ｖの信号ＬＳ＿ＯＵＴをインバータ１３０に与え、インバータ１３０は、バイアス電圧ＶＢＩＡＳ＿Ｎ＝０Ｖ、第３の電源電圧ＶＬＳＭ＿ＣＧ＝０Ｖを出力する。最後に、タイミング制御回路１１０は、状態２から負電圧出力モードに切り換える。ただし、図６に示すように、タイミング制御回路１１０は、状態２と負電圧出力モードでは同じ０Ｖの信号ＳＭ＿ＯＵＴをレベルシフト部１２０に与える。このため、信号ＬＳ＿ＯＵＴの電圧＝０Ｖとなり、バイアス電圧ＶＢＩＡＳ＿Ｎおよび第３の電源電圧ＶＬＳＭ＿ＣＧは、正電圧出力モードと状態１では変化しない。

図７は、正電圧出力モードから負電圧出力モードに切り換える場合の第４の電源電圧ＶＢＢに関する電圧の波形を示すタイムチャートである。モード指示信号に応じてタイミング制御回路１１０は、正電圧出力モードから状態１への切り換えを開始する。まず、タイミング制御回路１１０は、正電圧出力モードから状態１に切り換え、１．２Ｖの信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞をディテクタ１４０に与える。信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞は、正電圧出力モードから状態１に切り換わっても同じ０Ｖのままである。１．２Ｖの信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞をディテクタ１４０に与えるため、可変抵抗１４１の抵抗値Ｒ１が変化し、第４の電源電圧ＶＢＢ＝−２．５Ｖとなる。次に、タイミング制御回路は、状態１から状態２に切り換える。ただし、図７に示すように、タイミング制御回路１１０は、状態１と状態２では同じ０Ｖの信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞および１．２Ｖの信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞をディテクタ１４０に与える。このため、第４の電源電圧ＶＢＢは、状態１と状態２では変化しない。最後に、タイミング制御回路１１０は、状態２から負電圧出力モードに切り換え、１．２Ｖの信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞と、０Ｖの信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞とをディテクタ１４０に与える。このため、可変抵抗１４１の抵抗値Ｒ１が変化し、第４の電源電圧ＶＢＢ＝−５Ｖとなる。

以上が、半導体集積回路の動作モードが正電圧出力モードから負電圧出力モードに切り換わる場合の動作であったが、次に、半導体集積回路の動作モードが負電圧出力モードから正電圧出力モードに切り換わる場合の動作を説明する。図８は、負電圧出力モードから正電圧出力モードに切り換える場合の各電圧の波形を示すタイムチャートである。上記で説明した通り、モード切換部１００が正電圧出力モードから負電圧出力モードに切り換える場合は、正電圧出力モード→状態１→状態２→負電圧出力モードの順に切り換えが行われていたが、モード切換部１００が負電圧出力モードから正電圧出力モードに切り換える場合は、図８に示すように、負電圧出力モード→状態２→状態１→正電圧出力モードの順に切り換えが行われる。つまり、負電圧出力モードから正電圧出力モードへの切り換える順序は、正電圧出力モードから負電圧出力モードへの切り換える順序の逆である。信号ＳＭ＿ＯＵＴ、信号ＬＳ＿ＯＵＴ、信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜１＞および信号ＶＢＢ＿ＶＯＬ＿ＣＴＲＬ＜０＞についても同様である。このため、モード切換部１００が負電圧出力モードから正電圧出力モードに切り換える場合であっても、ＮチャネルトランジスタＭ３およびＭ４が破壊されることはない。

以上のようなレベルシフタ１であれば、正電圧出力モードから負電圧出力モードへの切り換えと、負電圧出力モードから正電圧出力モードへの切り換えとのいずれの場合であっても、ＮチャネルトランジスタＭ３およびＭ４が破壊されることはない。さらに、レベルシフタ１であれば、ＮチャネルトランジスタＭ３およびＭ４を高耐圧トランジスタとする必要がなく、微細化可能で製造プロセスが簡易である。

以上、この発明の一実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態において示した各電圧の値は一例であり、これらの値に限られることはない。例えば、第１の電源電圧ＶＤＤ＝５Ｖであってもよい。

（２）上記実施形態では、ＮチャネルトランジスタＭ３およびＭ４の耐圧は６Ｖであったが、これに限られることはない。ただし、ＮチャネルトランジスタＭ３およびＭ４の耐圧は、第１の電源電圧ＶＤＤと状態１における第４の電源電圧ＶＢＢとの差よりも大きい必要がある。さもなければ、状態１に切り換わるとＮチャネルトランジスタＭ３およびＭ４が破壊される。例えば、ＮチャネルトランジスタＭ３およびＭ４の耐圧が４Ｖであるとする。状態１において、入力論理信号ＩＮが３．３Ｖであると、Ｎチャネルトランジスタのゲート−ドレイン間の電圧は５．８Ｖ−Ｖｔｈである。ＮチャネルトランジスタＭ４の耐圧は４Ｖであるので、ＮチャネルトランジスタＭ４は破壊される。

（３）上記実施形態では、第１の論理レベルが高レベル、第２の論理レベルが低レベルであったが、第１の論理レベルが低レベル、第２の論理レベルが高レベルであってもよい。

１，２……レベルシフタ、１０，１１，１２，１３０……インバータ、１００……モード切換部、１１０……タイミング制御回路、１２０……レベルシフト部、１４０……ディテクタ、１４１……可変抵抗、１４２……固定抵抗、１４３……コンパレータ、１５０……負電圧出力回路。

Claims (6)

1. 第１〜第４の電源電圧が与えられ、前記第１の電源電圧に対応した第１の論理レベル、前記第２の電源電圧に対応した第２の論理レベルを有する入力論理信号を、第３の電源電圧に対応した前記第１の論理レベル、第４の電源電圧に対応した前記第２の論理レベルを有する出力論理信号に変換するレベルシフタと、
   モード指示信号に従って、前記第３の電源電圧および前記第４の電源電圧を切り換える手段であって、前記レベルシフタを構成する各トランジスタに所定電圧以上の電圧が加わらないように前記第３の電源電圧または前記第４の電源電圧の一方を段階的に切り換える切り換え手段とを具備し、
   前記レベルシフタは、
   前記第１の電源電圧を出力する電源に各々のソースが接続され、入力論理信号に応じて排他的にＯＮ／ＯＦＦが切り換えられる第１および第２のトランジスタと、
   前記第４の電源電圧を出力する電源に各々のソースが接続され、一方のドレインが他方のゲートに接続され、一方のゲートが他方のドレインに接続された第３および第４のトランジスタと、
   各々のゲートに第１のバイアス電圧が与えられ、前記第１および第２のトランジスタのドレイン電流の流路となり、前記第１および第２のトランジスタのドレイン電圧を前記第１の電源電圧と前記第１のバイアス電圧により定まる限界電圧との間の電圧範囲に制限する第５および第６のトランジスタと、
   各々のゲートに第２のバイアス電圧が与えられ、前記第５および第６のトランジスタの各ドレイン電流を前記第３および第４のトランジスタのドレインに供給し、前記第３および第４のドレイン電圧を前記第２のバイアス電圧により定まる限界電圧と前記第４の電源電圧との間の電圧範囲に制限する第７および第８のトランジスタと、
   前記第４のトランジスタのドレイン電圧に基づき、前記第３の電源電圧に対応した前記第１の論理レベル、前記第４の電源電圧に対応した前記第２の論理レベルの出力論理信号を出力する出力部と
   を具備することを特徴とする半導体集積回路。
2. 前記切り換え手段は、前記第３の電源電圧または前記第４の電源電圧の一方を、切り換え前の電源電圧から、前記切り換え前の電源電圧と切り換え後の電源電圧との中間の中間電圧に切り換え、その後、前記第３の電源電圧または前記第４の電源電圧の他方を切り換え、その後、前記第３の電源電圧または前記第４の電源電圧の一方を前記中間電圧から前記切り換え後の電源電圧に切り換える
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１の電源電圧は前記第２の電源電圧よりも高く、前記第３の電源電圧は前記第４の電源電圧よりも高く、前記切り換え手段は、前記第３の電源電圧および前記第４の電源電圧を低下させる場合に、前記第４の電源電圧を、切り換え前の電源電圧から、前記切り換え前の電源電圧と切り換え後の電源電圧との中間の中間電圧に低下させ、その後、前記第３の電源電圧を低下させ、その後、前記第４の電源電圧を前記中間電圧から前記切り換え後の電源電圧に低下させることを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１の電源電圧は前記第２の電源電圧よりも高く、前記第３の電源電圧は前記第４の電源電圧よりも高く、前記切り換え手段は、前記第３の電源電圧および前記第４の電源電圧を上昇させる場合に、前記第４の電源電圧を、切り換え前の電源電圧から、前記切り換え前の電源電圧と切り換え後の電源電圧との中間の中間電圧に上昇させ、その後、前記第３の電源電圧を上昇させ、その後、前記第４の電源電圧を前記中間電圧から前記切り換え後の電源電圧に上昇させることを特徴とする請求項２または３に記載の半導体集積回路。
5. 前記切り換え手段は、前記第２のバイアス電圧を前記第３の電源電圧に連動させることを特徴とする請求項１〜４のいずれか１の請求項に記載の半導体集積回路。
6. 前記切り換え手段は、
   前記第４の電源電圧を出力する電圧出力回路と、
   第１の基準電圧と前記第４の電源電圧との差電圧を分圧する分圧回路と、
   前記分圧回路の出力電圧と第２の基準電圧との差分に応じて前記電圧出力回路が出力する前記第４の電源電圧を増減するコンパレータと、
   前記モード指示信号に応じて、前記分圧回路の分圧比を変化させる制御信号を出力するタイミング制御回路と
   を具備することを特徴とする請求項３または４に記載の半導体集積回路。

Images