JPS5845690A - アドレスバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアドレスバッファ回路に関し：特に半褥体メモ
リ装置のアドレスバッファ回路を対象とする。

半導体メモリ回路のアドレスバッファ回路としては、第
５図に示すようなクイナミノクフリップフロップ回閂を
用いて高速動作化を図つたものが公知であろ（公開特許
公報昭４９−９６６４０号）。

この回路において、絶縁ゲート型電界効果トランジスタ
（以下ＭＩＳＦＥＴと称す）Ｑ１はＴＴＬ（Ｔｒａｎｓ
ｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ　ＬｏｇｉＣ）１ベ
ルからＭＩＳＦＦＴ論理レベルに変換する際のトうンス
フアク−トであり、アｌレス人力信号Ａｉを゛イノミツ
ク形フリツブフロップ。スイッチングＭＩＳＦＥＴＱ５
および出力回路のＭＩＳＦＥＴＱ６のゲートに伝える。

上記フリップフロップ回路の負荷として作用するＭＩＳ
ＦｍＴＱ２．Ｑ５け、２チップ涼択信号ＣＢ、クロッ久
パルスφが共に１１１（高レベル以下ｎチャンネルＭ工
５ｔＥＴの場合でＭＦｌ明する）になったとき、電流を
供給し、入力信号Ａ】に応じて！リソプフ・ロツブ回路
の出力Ａ、の値を規定する。出力回路を構成するＭＸｆ
ＦＥＴＱ６．Ｑ８は上記フリツプフロツプ回路の出力Ａ
。

八に応じて一方がＯＮし、所定のデコーダを選払する、
また、ＭＩＳＦＥＴＱ７、Ｑ９はナップ非選択時（ＣＥ
＝１０１）にＯＮｌて出力ａｉ、ａｉを共に１０１規定
するものである。

以上構成のアドレスバッファ回路においては、チップ選
択信号ＣＩを７リソプフロツプ回路の電源としているこ
とよりフリップフロップ回路を構成する一方のインバー
タ細路（Ｑ、、Ｑ”）又は（ｑ３、Ｑ５）を通して直流
電流を流すものであるため、この天ツブ選択信号を形成
するパルス発生回路としては山流容量の大きなハイボー
ラトランジスタによろドライバー回路を必要とし、シス
チム実装上扱いにくいものとなる。

また、チップ選択信号ＣＥが１０１（アースレベル）、
入力信号Ａｉが１１１（高レベル）であって、クロック
パルスφが１１１のときは、ＭＩＳＦＥＴＱ１、Ｑ２を
通して入力電流が流れるものとなる。この場合において
、アドレンバッファ回路は個の半導体メモリ装置に通常
十数個有するため大きな電流を消告するものとなり、こ
のような半導体メモリ装置が複数個からなるメモリシス
テム全体からみれば、さらに大きな電流を消費すること
となり好ましくない。

さらに、選択ワードライン駆動時において、一方の出力
Ｎ路のＭＩＳＦＥＴＱ６．Ｑ７又はＱ８、Ｑ９が共にＯ
ＦＦとなるため、この出力に接続されるデコーダはフロ
ーティングレベＪ＝なってしまう。

このため、雑音、あるいは容量結合等によりこのデコー
ダのレベルが変動して誤動作する恐れが生じる。

本発明は上記問題を解決するためなされたもので、その
目的とするとこるは、入力回路の電流を減らすとともに
、出力がフローティングレベル（′（なることを防止し
たアドレスバッファ回路を１ｊｉ！（ｌ。

することにある。

上記目的を達成するための本発明の基本的構成は、入力
信号Ａ１に対して相反する２個の出力信号ａｉ、丁Ｔを
必要とする半導体メモリ装置のノドｌスバツファ回路で
あって、ダイナミック型ノリツブフロップ回路で上記入
力信号ハ１を受け、とのフリツブ／ロツブ回路の出力へ
、′を出力信弓ａ１．ａｉとしてそれぞわ出力回路を弁
して付るようにしたものにおいて、上記ダイナミック形
フリップフロップの電源端子には固定電圧を供給し、少
なくともチップ選択信号に同期して一定期間上記フリッ
プフロップ回路の負荷用ＭＴＳＦＦＴを導通させる信号
をこの負倚用ＭｆＳＦ：Ｔのゲートに印加し、上記フリ
ップフロップ回路の出力Ａ、Ｋをそれぞれ出力回路を構
成するインバー７回路の一方のＭＩＳＦＥＴのゲートに
印加し、上記ＭＩＳＦＥＴと対をなしてインバータ回路
を構成する他方のＭＩＳＦＥＴのゲートにはそれぞれ上
記一方のＭ工５ＦＥＴのゲートに印加された信りと逆位
相関係にある信号を印加するとともに、」１記フリップ
フロップ回路および出力回路ヲＨ’Ｓ成する基準電位側
のＭＩＳＦＦＴにそれぞれ並列にチップ非選択時に導通
となるＭＩＳＦＥＴを接続するようにしてなることを特
徴とするものであ乙。

以下、実施例にそって図面蓑参照し、卓π。明を具体的
に説明する。

第１図は本発明に係るアドレスバッファ回路の一例を示
す回路図である。

本発明は、同図に示すようにＭＩＳＦＥＴＱ２、Ｑ５か
らなるダイナミック型フリップフロップ回路の負荷とし
て作用するＭＩＳＦぺＴＱ２、Ｑ３のゲートに、このフ
リツゾフコツプ回路での直流消費電流を少なくするため
後述するチップ選択信号ＣＥに同期した信号ＣＥ’を印
加し、電源固定電圧ＶＤＤを供給する。

また、このフリップフロップ回路の一方の入力であるＭ
ＩＳＦＥＴＱ５のゲートには、トランスファゲートＭテ
５ＦＥＴＱ１を介してアドレス人カ信号Ａ１を印加し、
その出力Ａ、Ａを出力レベルがフローティングになるの
を防止する（め以下の出力回路に印加する。ＭＩＳＦＥ
ＴＱ６ｒＱ７（ＱＢ＋Ｑ９）からなるインバータ回路の
上記ＭＩＳＦＥＴＱ６のゲートにｌｒｊフリップフロッ
プ回路の出力Ａｙ、（、ｈｌ、Ｌ　ｂＦＥＴＱ８のゲー
トにはフリップフロップ回路の出力Ａをそれぞれ印加し
、二記ＭＩＦＦｉＴ（１のゲートには他方のインバータ
回路（ｌ、Ｑ９）の出力ａ１を、ＩＡ工ＦＥＴＱ、のゲ
ートにｉ＝ｅインハタ回路（Ｑ６＋Ｑ７）の串ブＬｊを
孝１ぞ才１相瓦：印加する１さらに、上記フリノプソ１
ツブ回路）スｆツチｙりＭ１５ＦＴＴＱ４．Ｑ５および
インバータ回路の基めユ位（アースレベル）側のＭＩＳ
ＦＥＴＱ、、Ｑ９にはそれぞれチップ非選択時における
ノリンフフロップ回路の状態および出力ａｉ、ａｉの状
態を規定するため、チップ非選択時’１”（高レベル）
となる信号ＣＥが印加さねたＭＩＳＦＥＴＱ１０〜Ｑ１
５を並列接続する。これにより、フリップフロップ回路
の出力Ａ、Ａおよび出力回路の出力ａｉ、ａｉを共に”
０“とするものである。

なお、上記出力回路の電源は同図に示すように、固定電
圧電源ＶＤＤを供給するか、もしくはチップ選択信号Ｃ
Ｅ（チップ選択時ａ１ｌとなる）を供給する。

半導体メモリ装置における上記フリツ２７０ツブ回路は
その出力信号をチップ選択時から３０〜４０ｎＳの間送
出するものであればよいことに曽目し、本発明において
は、負荷ＭＩＳＦＥＴＱ２。

Ｑ５を駆動するための信号ＣＦ１を第２図に示すような
回路で形成する。この回路は次式（１）の条理式を満足
するよ０に繊成されたものである。

ＧＥ’＝ＣＥ・（・１＋τ丁） （１） とのとめ、前段の回路は、負荷ＭＩＳＦＥＴに対して並
列接続されたスインノングＭＩＳＦＥＴＱ１５＋Ｑ＋６
にそれぞれ出力回路の出力信号ａｉａ］を印加する。こ
の回路の出力により後段の負荷ＭＴ′Ｆ１１Ｑ、、を駆
動すルトトモ！、この負荷Ｍ］ＳＦＫＴＯ，７ニ対して
前段ノ回路と回＋ｓＩ、出力号ａｉ，ａｉが印加された
ＭＩＳＦｌＴＱＨＢ、Ｑ１９が並列接続される。また、
この後段の回路の電源としてはチップ巽択信号Ｃ８を供
給する。

以上構成の回路であれば、瀉３図にその動作波　、形を
示すように、チップ選択信号ＯＥに対して、出力ａ」、
、ａ丁はフリッフロップ回路および出力回路にｔ・ける
時間遅れを有するから、との゛回路の出力ＣＥはＣＥが
”１−となつてからＱ１又は７了が”１′になるまでの
凹“二“となる信号となる。

この信号ＣＥ’こより駆動されるダイナミック型フリッ
プフロップ回路は′必要最小限の消費電流しか流さなく
なり、低消費電力化がなされるのである。ちなみにチッ
プ選択信号ＣＥで駆動した場ｎは、そのパルス幅は１０
０〜１５０ｎＳであるかｒ直流消ｑ黛電ωは半分以下ど
なる。

ダノ′ミックをフリツプフトツヅ冒路を構成すろ−め、
負荷ＭＩＳＦＢＴＱ２、Ｑ５を信号Ｃｎ“で駆動するも
のである。このため、人力端子ム１とＣＥ・端子間には
電流を流さず、また、固定電源電圧■ＤＤを供給するも
のであるため、人力端子Ａｉから電源端子ＶＤＤへは逆
流する電源は流れない。さらこ、二記ダイナミック駆動
するための信号ＣＥ’は負荷ＭＩＳＦ＝ＴＱ２、Ｑ３の
ゲートに印加すろものであるため、電流容量は小さくで
きる。

また、出力回路は相補的にスイッチングするＭＩＳＦＥ
ＴＱ６．Ｑ７（ＱＢ、Ｑ９）を介して出力信号ａ】、ａ
ｉを構成するものであるため、出力信号ａｉ、ａ１がフ
ローティングレベルとなることはなく、上記スイッチン
グＭｔｓ＋ＥＴＱ６．Ｑア（Ｑ８＋Ｑ９）が相補的に動
作するから、電源をＣＥ信号としても問題はない。

さらこ、チップ非選択時にはチップ選択時にｌ１１とな
る信号ＣＥが印加されたＭＩＳＦＥＴＱ１０〜Ｑ１３が
０Ｎするため、フリップフコンブ回路のリセット、出力
ラインは接地され、フリノゾフロノブ回路の動作前の初
期値が決定されることより、このフリップフロップ回路
は入力信号Ａｉに応じて動作するものとなる。

以上の説明においてＭｌ３Ｆ；ＴはｎチャンネルＭＴＪ
ＦＥＴを用いた場合を説明したが、これに限定されず、
ｐチャンネルＭ’ＳｉＴＴを用いても同様に陽酸できる
。この場合、電源電圧の極性を逆にする必要がある。

寸だ、フリップフロップ回路の負荷ＭＴＳ’Ｅ’’Ｑ２
、Ｑ５けチップ選択信号ＣＥで駆動してもよい。

しかし、この場合は前記説明したように必要以上に直流
電流を消費することに注意しなげればならない。

さらに第４図に示すように、出力回路を構成す乙インＡ
−タ回路Ｑ６＋Ｑ７（Ｑ８．Ｑ、）のゲートにはフリッ
プフロップ回路の出カＡ−Ａ（Ａ、Ａ）を印加するもの
てちってもよい。

また、入力回路にチップ選択信号Ｃ］で制御され口ＭＩ
ＳＦＴＴＱ＋’を設け、チップ非選択時に入力電流がＭ
ＩＦＦＥＴＱ、、Ｑ１０を、通して流されるのを防止す
るようにしてもよい。

【図面の簡単な説明】

第１図、第４図はぞｆぞれ本発明の一例を示すアドレス
・・、７７１回路の回路口、第２図は本発明に係るパル
ス形成回路の回路図、第３図は第２１図の回路の動作波
形図、第５図（′ｉ従来のアドレスバッファ回路の回路
図である。 Ｑ１〜Ｑ１３・・ＭＩＳＦＥＴ。 代理人 弁理士 薄 田 利 幸 手続補正書（自発） 事件の表示 発明の名称 アドレスバッファ回路 補正をする者 ２　　　ｉ’１Ｃ５１０１（’Ｉ式；、ｒｌ：　　　ｌ
　ｌ　　　１”ｔ、”Ｎ　　　ｆ乍　　所代　　）Ｉ　
　　名　　　　　　：　　　　　　ｍ　　　　　　勝　
　　　　茂代　　　理　　　人 発明の名称　アドレスバッファ回路 特許請求の範囲 １、互いにゲート・ドレインが交差接続された第１、第
２　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ’Ｉ’と、上記第ｌＭＩＳＦＥ
Ｔのドレインと電源端子との間にドレイン・ソース通路
が接続さ第１た第３　Ｍ　Ｉ　Ｓ　Ｆ　１？、　ｉ”と
、上記第２Ｍ　Ｉ　Ｓ　Ｉ”　Ｅ　Ｔのドレインと」−
記笥源端子との間にドレイン・ソース通路が接続さねた
第４Ｍｌ５ＦＥ′ｒとそれぞｎ上記第１．ｍ２ＭＩ　５
ＦＥＴ”に並列接続された第５．第６Ｍｌ５ＦＥＴとを
備え、上記第３．第４　Ｍ　Ｉ　Ｓ　ｌ”　Ｅ　ｉ’の
ゲートに互いに相補関係にされたアドレス信号を供給す
るとともに上記第５．第６Ｍｌ５ＦＥＴのゲートに動作
制御信号を供給するようにし、かつ上記第１．第２ＭＩ
　Ｓ　Ｉ”　Ｂ　Ｔのドレインから相補信号を得るよう
にしてなることを％徴とするアドレスバッファ回路。 ２、互いにゲート・ドレインが交差接続された第１、第
２　Ｍ　Ｉ　Ｓ　Ｆ　ＥＴと、上記第ｌＭＩＳＦＥＴの
ドレ・インと電源端子との間にドレイン・ソース（１）
・ 通路が接続された第３　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ｉ”と、
上記紀２ドレイン・ソース通路が接続された第４Ｍｌ５
ＦＥＴと、そ扛ぞれ上記第１．第２　Ｍ　Ｉ　Ｓ　Ｉ”
　Ｅ　’ｒ’に並列接続された第５．第６　Ｍ　Ｉ　Ｓ
　Ｉ”　Ｔ＝：　１’と、アドレス信号に対応した相補
信号を出力するフリップフロップ回路とを備え、−ヒ配
第３．第４　Ｍ　Ｉ　Ｓ　ｒ”ＥＴのゲートに上記フリ
ップフロップ回路の相補信号を供給するとともに上記第
５．第６　Ｍ　Ｉ　Ｓ　Ｆ’ＥＴのゲートに動作制御信
号を供給するようにし、かつ上記第１．第２　Ｍ　Ｉ　
Ｓ　ｌ”　Ｅ　’Ｉ”のドレインから相補信号を得るよ
うにしてなることを特徴とする７１’レスバッファ回路
。 発明の詳細な説明 本発明はアドレスバッファ回路に関し、特に半導体メモ
リ装置のアドレスバッファ回路を対象とする。 半導体メモリ回路のアドレスバッファ回路としては、第
４図に示すようなダイナミックフリップフロップ回路を
用いて高速動作化を図ったものが公知である（公開性ｉ
Ｉ′Ｉ’公報昭４９−９６６４（１号）。 この回路において、絶縁ゲート型電界効果トランジスタ
（以下、ＭＩＳＦＥＴと称す）ＱＩはＴＴＬ（１’ｒａ
ｎｓｉｓｔｏｒ　’Ｉ’ｒａｎｓｉｓｔｏｒ　　Ｌｏｇ
ｉｃ）レベルからＭ　Ｉ　Ｓ　ｒ”　Ｅｉ”論理レベル
に変換する際のトランスファゲートであり、アドレス入
力信号Ａｉをダイナミック形フリップフロップのスイツ
チングＭＩＳ　Ｆ　Ｅ　１’　Ｑ　、および出力回路の
ＭＩＳＦＥＴＱ８のゲートに伝える。上記フリップフロ
ップ回路の９荷とシテ作用ｊ　ルＭ　］　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ２　、Ｑｓ　ｌ’Ｘ、チップ選択信号ＣＥ及びク
ロックパルスφが共に°°１”（高レベルＪン下ｎチャ
ンネルＭ　Ｉ　Ｓ　）’　Ｅ　Ｔの場合で説明する）に
なったとぎ一対の出力Ａ。 ＡＫ雷電流供給し、入力信号Ａｉに応じてフリップフロ
ップ回路の出力Ａ、　　Ａの値を規定する。出力回路を
構成するＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ、６　、Ｑ、ｓは
上記フリップフロップ回路の出力Ａ、　　Ａに応じて一
方がオンし、所定のデコーダを選択する。また、Ｍする
ものである。 以上構成のアドレスバッファ回路においては、チップ選
択信号ＣＥがフリップフロップ回路のｆｆｌ源として用
いられる。これに応じてフリップフロップ回路を構成す
る一方のインパーク回路（Ｑｔ、ｑ４）又は（Ｑｓ、Ｑ
、、　）を通して直流筒３１Ｆが流ハる。この直流電流
が比較的太ぎいことにより、このチップ選択信号を形成
するパルス発生回路どしては電流容゛址の太ぎなバイポ
ーラトランジスタに」二るドライバー回路を必要とする
。そのためこのアドレスバッファ回路はシステム実装子
４ルし・にくい。 また、チップ選択信号ＣＩシが０″（アースレベル）、
入力信号Ａｉが”１”　（篩レベル）でありしかも、ク
ロックパルスφが“１″であるとぎは、ＭＩ　５ＦＥＴ
Ｑ、、Ｑ２を通して入力電流が流れるものとなる。アド
レスバッファ回路は１個の半導体メモリ装置に通常中数
個設けられるものであるため全体として大きな電流を消
費するものとなる。このような半導体メモリ装置の抜数
個によってメモリシステムを構成するとぎは、全体とｔ
Ａ＋ Ｌ、　（１：「い。 さらに、選択ワードライン駆動時において、ロウレベル
を出力すべき一方の出力回路は、それを構成する直列接
続のＭ　Ｉ　ＳＦＥ’ｒＱ６．Ｑ？又はＱｓ、Ｑ、、が
共にオフとなるという望ましくな（・動作を行なう。す
なわち、出力回路の出力はフローティングとなってしま
う。このため、雑音、あるいは容量結合等によりこの出
力回路の出力を受けるデコーダのレベルが変動すること
となり、回路が誤動作する恐れが生じる。 本発明の目的は、出力がフローティングになることを防
止するとともに、出力レベルの更新が容易に行なわれる
アドレスバッファ回路を提供することにある。 以下、実施例にそって図面を参照し、本発明を具体的に
説明する。 第１図は本発明に係るアドレスバッファ回路の一例を示
す回路図でｋ）る。 同図においては、ＭＩＳＦＥＴＱ、〜Ｑ、からなるダイ
ナミック型フリップフロップ回路の負荷として作用する
Ｍ　Ｉ　Ｓ　Ｆ’　ｌじＴＱ２．Ｑｓのゲートに、チッ
プ選択信号ＣＩ！〕に同期した信号ｃ　ｒ＞’が印加さ
れる。ＭＩ　ＳＦ　ＥＴＱ２．Ｑ、のドレインには固定
電圧■ＤＤが供給される。 フリップフロップ回路の一方の入力であるＭＩＳＦＥＴ
Ｑ、のゲートには、トランスフアゲ−１・ＭＩＳＦＥＴ
Ｑ、を介してアドレス入力信号Ａｉが印加される。出力
回路は、それぞれの出力がチップ選択時にフローティン
グになってしまうことを防止するように以−［の構成と
される。すなわち、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｒ　
　Ｑ７からなる一方のインバータ回路の上記ＭＩＳＦＥ
ＴＱａのゲートにはフリップフロップ回路の出力Ａが供
給され、ＭＩＳＦＥ　Ｔ　Ｑｓ　、Ｑｏからなる他方の
インバータ回路の上記ＭＩＳＦＥＴＱ８のゲートにはフ
リップフロップ回路の出力Ａが供給される。上記一方の
インバータ回路を構成するＭＩ　Ｓ　ＦＥＴＱ７のゲー
トには上記他方のインバータ回路（Ｑｓ−Ｑｏ）の出力
ａｉが供給され、また他方のインバータ回路を構成する
ｋｌｌｓＦＥＴＱ９のゲートには上記一方のインバータ
回路（Ｑ６．Ｑ７）の出力ａｉが供給される。上記フリ
ップフロップ回路を構成するスイッチングＭＩＳＦＦ：
’Ｉ”Ｑ、、Ｑ、およびインバータ回路を構成する基準
電位（アースレベル）側のＭ　Ｉ　Ｓ　Ｆ　Ｂ　’ｌ”
Ｑ？　、Ｑｏにはチップ非選択時ＩＩ　１１１（高レベ
ル）どなる信号ＣＥがゲートに供給さ扛るＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ＋ｏ−Ｑ、＋３が並列接続さゎている。 こ扛に応じてフリップフロップ回路の出力Ａ、　　Ａお
よび出力回路の出力ａｉ、ａｉは、チップ非選択時にお
（・て共にＩＩ　ＯＩＩとされる。 なお、上記出力回路を構成するＭＩＳＦＥＴＱ。 及びＱ、のドレインには同図に示すように、固定電圧電
源ｖＤＤか、もしくはチップ選択信号ＣＥ（チップ選択
時゛１″となる）が供給される。 この実施例においては、半導体メモリ装置における上記
フリップフロップ回路が、その出力信号をチップ選択時
から３０〜４Ｑｎｓの間送出するものであわばよいこと
に着目し、負荷ＭＩＳＦＥＴＱ２．Ｑ、を駆動するため
の信号ＣＥ′を第２図に示すような回路で形成する。こ
の第２図の回路は次式（ＩＩの論理式を満足する」：つ
に構成さおだものである。 ＣＥ’＝ＣＥ・（ａｉ−４−ａｉ）　　　　　　　ｆｉ
ｌ第２図における前段の回路においては、負荷ＭＩ　Ｓ
　Ｆ　Ｅ　’Ｉ’ＱＩ４に対して直列接続され（−かも
互（・に並列接続さ旧たスイッチングＭ　Ｉ　Ｓ　Ｆ　
Ｅｉ’Ｑ、、。 Ｑ、＋　ａにそれぞれ出力回路の出力信号ａｉ、ａｉが
供給される。この前段の回路の出力により後段の負荷Ｍ
ＩＳＦＥＴＱ、７が駆動されるとともに、互いに並列接
続されかつ負荷Ｍ　Ｉ　Ｓ　Ｆ　１＝：　Ｔ　Ｑ、Ｉ□
に対して直列接続されたＭ　Ｉ　Ｓ　ＦＩ’：　Ｔ　Ｑ
、８．　　Ｑ、ｏが前段の回路と同様出力信号ａ１．旧
ＶＣよって駆動される。また、この後段の回路を構成す
るＭ　Ｉ　Ｓ　Ｉｉ”　Ｉ！；ＴＱ１７のドレインには
チップ選択信号（コ１弓が供給さする。 以上構成の回路の動作波形が第３図に示さｉｌて（・る
。第３図に示さＡ１て（・るように、チップ選択信号Ｃ
Ｅに対して、出力ａｔ、　ａｉがフリップフロップ回路
および出力回路によって決まる時間遅第１（８）。 ＋１　：＋、　＋＋とガってからａｉ又はａｉが′１″
になるまでの間ｕ　】＋＋となる信号となる。 この信刊Ｃ１ｃによシ駆動されるダイナミック型ンリノ
プフロノプ回路には、必要最小限の消費電流しか流され
ないようになり、回路の低消費電力化がなされるように
なる。ちなみにＭＩＳＦＥＴＱ、、Ｑ、を信号ＣＥでな
くチップ選択信号ＣＦで駆動するとした場合のパルス幅
が１００〜１５０ｎｓであるから信号ＣＥを用いるとき
の直流消費電流は手分以下となる。 上記ダイナミック型フリップフロップ回路におい−Ｃは
ぞの負荷Ｍ　Ｉ　Ｓ　Ｆ”　Ｉｉ、’　Ｔ　Ｑ２　　、
Ｑｓが信号ＣＥ’によって駆動されるものであるため、
入力端子ＡｉとＣＥ端子間には電流は流れない。また、
ＭＩＳＦ　Ｅ　’１’　Ｑｔ　　、Ｑｓのドレインに固
定電源電圧■ＤＤを供給するものであるため、入力端子
Ａｉから電源端子■。Ｄへ逆流する電流は流れない。さ
らに、上記ダイナミック駆動するための信号ＣＥ’は負
荷ＭＩＳＦＥＴＱ２　　、Ｑｓのゲートに印加するもの
（９） であるため、その電流着量を小さくすることができる。 出力回路は相補的にスイッチングするＭ　Ｉ　Ｓ　ＦＥ
ＴＱ６．　Ｑｔ　（Ｑ８．　Ｑ９　）Ｋよッテ出力信号
ａｉ。 ａｉを形成する構成のものであるため、それぞれの出力
ａｉ、ａｉが７０−ティングとなることはない。 チップ非選択時にはその時に°′１″となる信号ＣＥに
よってＭ　Ｉ　Ｓ　Ｆ　Ｉ−：ＴＱ、。、Ｑ　１１がオ
ンとされるため、フリップフロップ回路の出力Ａ、Ａは
０”′に維持される。これによりフリップフロップ回路
は、その動作前の初期値が決定されることになり、入力
信号Ａｉに応じて動作するものとなる。 同様に、チップ非選択時においてＭ　Ｉ　Ｓ　Ｆ’　Ｅ
　ＴＱＩ２　＋　Ｑｔ３　もオンとされるため、出力回
路の出力ａｉ、ａｉも０″に維持される。出力ａｉ、ａ
ｉが′０”に維持されることによって、ＭＩＳＦＥｉ’
Ｑ７とＱ、の相互におけろ止帰還動作が中止される。 そのため、再びチップ選択状態にさ１したときにおいて
、出力ａｉ、ａｉは比較的高速度をもって入力アドレス
信号Ａｉに対応されたレベルに変化される。 図示のアドレスバッファ回路は、それが１段目のフリッ
プフロップ回路と、このフリップフロップ回路の出力を
受けかつ実質的なフリップフロップ回路からなる出力回
路から構成されていることによって、入力アドレス信号
Ａｉに応答して適切なレベルとされしかも比較的高速度
の相補信号ａｉ。 ａｉを形成する。 すなわち、アドレスバッファ回路における１段目のフリ
ップフロップ回路は、その一対の出力点と回路の接地点
との間に設けられたＭ　Ｉ　Ｓ　ＦＥＴＱ、、Ｑ、と、
これらのＭＩＳＦＥＴＱ４．Ｑ。 のゲート・ドレイン間を互いに交差接続させる正帰還路
とを持つことによって、入力アドレス信号Ａｉ　Ｋ応答
して比較的高速度であり、また次段の回路にとって適切
なレベルにされる相補信号Ａ。 Ａを出力することが可能となる。 次段の回路、すなわち出力回路は、ＭＩＳＦＥＴＱｔ　
、Ｑｏ　とこれらのＭ　Ｉ　５ＦＥＴＱ、、Ｑ。 を互いに交差接続させる正帰還路を持つことによって、
入力Ａ、　　Ａに対して比較的高速度でありかつ適切な
ｌノベルにさｎる相補信号ａｉ、ａｉを形成する。 第１図のようにフリップフロップ回路と、その出力を受
けるフリップフロップ回路構成の出力回路は、また次の
ような特徴をもつ。 すなわち、１段目のクリップフロップ回路が信号ＣＢ’
によって動作状態にされた直後においては、相補信号Ａ
とＡは良好なハイレベル又は良好なロウレベルにされて
いな（・０相補信号ＡとＡは、ＭＩ　５ＦＥＴＱ４．Ｑ
、とそれに対する正帰還経路からなる回路の動作に応じ
てその後それぞれ適切なレベルにまで変化される。第１
図の出力回路からＭＩＳＦＥＴＱ７及びＱ、が除去され
ているとすると、すなわち第１図の出力回路が第４図の
従来の回路と同様な構成にされていると、出力信号ａｉ
、ａｉのうちのロウレベルにされるべき信号レベルが、
１段目の）ＩＪ　ンプフロノプ回路の上記のヨウな動作
開始直後における良好でないレベルの（１２１・ になる。すなわち、出力信号ａ１とａｉのうちのロウレ
ベルにされるべき信号レベルが充分なロウレベルにさ赴
な（ｔ「っで（る。これに対して、第１図に示されたよ
う７’、ｃＭ　Ｉ　Ｓ　Ｆ　ＥＴＱ７　、Ｑｏを備えた
出力回路においてば、ＭＩＳＦＥ’ｌ’Ｑ７のゲートへ
の信号ａｉの帰還と、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱｌ］のゲ
ートへの信号ａ　ｉの帰還とを含む回路の正帰還動作に
よって、信号ａｉと肩のうちのロウレベルとさ才するべ
ぎ信号は、良好なロウレベルにされる。これに応じて第
１図の構成のアドレスバッファ回路は、その出力を受け
るテコーダ回路の確実な動作を可能とする。 第１図のアドレスバッファ回路にお（・て、出力回路ハ
、ＭＪ　５ＦＥＴＱａ　−Ｑｓ　のノートノミニ信号Ａ
、　　Ａをそ扛ぞれ受ける構成とされており、１段目の
フリップフロップ回路に対して比較的軽（・容量負荷し
か構成しｔ「い。従って、出力回路は、１段１月フリッ
プフロップ回路の出力信号Ａ、　　Ａの高速度変化を可
能とする。 （１３） 図示の出力回路は、直列接続の９荷Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
Ｔ例えばＱ６とそれに直列接続された駆動ＭＩＳＦＥＴ
例えばＱヮとが相捕的に動作される構成とされて（・る
のでこの直列接続のＭ　Ｉ　Ｓ　Ｉ；’　Ｅ　Ｔが共に
定常的にオンにされることが避けられ、低消費電力とな
る。図示の出力回路は、また信号Ａ、　　Ａを負荷Ｍ　
Ｉ　Ｓ　ＦＥＴＱ８．Ｑ、によって受ける構成であるの
で、少ない回路素子数をもってそれを構成することがで
きる。 以上の説明においてＭＩＳＦＥＴはｎチャンネルＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔを用いた場合を説明したが、こｉに限
定されず、ｐチャンネルＭＩＳＦＢＴを用（・ても同様
に構成できる。この場合、電源電圧の極性を逆にする必
要がある。 また、フリップフロ・ノブ回路の９荷Ｍ　Ｉ　Ｓ　Ｆ　
ＥＴＱＩ　、Ｑｓはチップ選択信号ＣＥで駆動してもよ
い。しかし、この場合は必要以上に直流電流を消費する
ことに注意しなければならない。 図面の簡単な説明 第１図は本発明の一例を示すアドレスバッファ回路の回
路図、第２図は本発明に係るパルス形成回路の回路図、
第３図は第２図の回路の動作波形図、第４図は従来のア
ドレスバッファ回路の回路図である。

Claims (1)

1. 【特許請求の範囲】 入力信号Ａ１に対して相反する２個の出力信号ｒｔ−ｔ
   、−πｊ−ｉ４要とする半導体メモリ装ｆｔｔのアドレ
   スバッファ回路であって、ダーｆナミツク形フリップフ
   ロップ回路で上記入力信号Ａ１を受け、このクリンプフ
   ロップ回路の出力Ａ、Ａを出力（Ｅｉ’　；；〔１’１
   匹］としてそれぞれ出力回路を介してＲ１る。１、うに
   したものにおいて、上記ダイナミック形フリツブノ１コ
   ツプの電源端子には固定粗汁を供給し、少なくともチッ
   プ選択信号に同期して一定期間上記フリツブンロツプ回
   路の負荷用ＭＩＳＦＥＴを導通させる信号をこの負荷用
   ＭＩＳＦＥＴのゲートに印加し、ｌ記フリップノロノブ
   回路の出力Ａｒ’をそれぞれ出力回路を構成するインバ
   ータ回路の一方のＭ丁ＳＦＥｒのゲートに印加し、上記
   ＭｉｓＦＥＴと対をなしてインバータ回路を構成する他
   方のＭＩＳＦＥＴのゲートにはそれぞれ土肥−力のＭＴ
   ＳＦＥＴのゲートに印加された信月と逆位相関係にちる
   信号を印加するとともに、上記フリップフロップ回路お
   よび出力回路を構成する基鋸電位側のＭＩＳＦＥＴにそ
   れぞれ並列にチップ非選択時に導通となるＭＩＳＦＥＴ
   を接続するようにしてなることを特徴とするアドレスバ
   ッファ回路。