JPS60198922A - Ｍｏｓｆｅｔ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は多入力の排他的論理和出力、及びその否定出力
を形成するＭＯ５ＦＥＴ回路に関するものである。

〈従来技術〉 多入力信号について、これら入力信号間における排他的
論理和出力及びその否定出力を必要とする場合がある。

このような要望に対して従来から２人力排他的論理和の
演算費複数回寒行することによって多入力排他的論理和
出力を作り出す回路が実用化されている。しかしこの種
の回路でＬ／ｉ２人力を単位として複数回の排他的論理
和を実行させる方式であるため、出力信号を取り出すま
でに時間が掛り、高速性が得られないという点があった
。

また排他的論理和出力及びその否定出力を形成する場合
に、他方の否定回路を用いて作り出す回路方式も提案さ
れているが、このような回路方式では排他的論理和とそ
の否定出力で演算時間が異なり、又常時否定関係にある
ため回路設計が難しいという問題があった。

更にこのような問題に対して、全く同じ回路を２つ設け
、一方の回路の１人力の極性を反転させることによって
排他的論理和とその否定出力を得る回路方式も考えられ
るが、このような回路を構成しようとすれば素子数が非
常に多くなる゛という欠点がある。

〈発明の目的〉 本発明は、上述の問題点を全て解決した構成素子数の少
い多入力排他的論理和出力と、その否定出力を、高速且
つ同時に発生することができるＭＯ５ＦＥＴ回路で、負
荷素子としてゲート入力がクロック入力であるＭＯＳＦ
ＥＴにすることでダイナミック回路にも即座に対応でき
る。

〈実施例〉 入力信号数及びその否定入力信号数か４”である場合を
挙げて本発明の一実施例を説明する。

、４個の入力信号Ａ　、Ｂ　、　Ｃ，、Ｄ及び否定入力
信号Ａ、Ｂ、Ｃ，Ｄに対して、４ｍの直列接続されたＭ
ＯＳＦＥＴ列が設けられ４組のＭＯＳＦＥＴ列はいずれ
も少なくとも３個のＭＯＳＦＥＴが直列接続されている
。上記入力信号Ａ、Ｂ、Ｃがと−の順序で夫々ゲートに
入力されたＭＯ５ＦＥＴＴｌｌ、ＴＩ□、Ｔ１３は直列
接続されて第１Ｍ０３ＦＥＴ列をなし、−！た否定入力
信号Ａ、Ｂ、Ｃがこの順序で夫々ゲートに入力されたＭ
Ｏ８ＦＥＴＴ２１　、Ｔ２２１　Ｔ２３は第２Ｍ０８Ｆ
ＥＴ列をなし両ＭＯ５ＦＥＴ列のＭＯ５ＦＥＴＴ１１及
びＴ２、け共通に接続されて第１出力点Ｑ１　となり、
該出力点Ｑ１　と電源Ｖｃｅ間に負荷Ｌｌが挿入される
。

残りのＭＯＳＦＥＴ列についても、同様に入力信号Ａ、
Ｂ、Ｃが夫々ゲートに入力された第３Ｍ０８ＦＥＴ列Ｔ
３１　、Ｔ３２　、　Ｔ３３　と否定入力信号数。

Ｂ、Ｃが夫々ゲートに入力された第４Ｍ０５ＦＥＴ列Ｔ
４□、Ｔ４□、Ｔ４４が設けられ、ＭＯ８ＦＥＴＴ３１
　とＭＯＳＦＥＴ　Ｔ、、ｔｒｉ共通に接続されて第２
出力点Ｑ２となり、該第２出力点Ｑ２　と電源Ｖｃ間に
負荷Ｌ２が接続されている。

上記４組のＭＯＳＦＥＴ列は各ＭＯＳＦＥＴ毎に次のよ
うに接続されている。まず第１出力点ＱｌからＭＯ５Ｆ
ＥＴＴＩＩ　を介した点と、第２出力点Ｑ２からＭＯ３
ＦＥＴＴ４１　を介した点はノー＼１　ドｌとして共通
接続され、同様に各出力点からた点はノード２として共
通に接続されている。即ち、各出力点Ｑ１．Ｑ２からみ
て互いに相異なるゲート入力をもつＭＯＳＦＥＴを介し
た点で共通接続される。従って該ノード１．ノード２に
接続された次の４個のＭＯＳＦＥＴ　Ｔ１２　、Ｔ２２
゜Ｔ３２．Ｔ４２については、ノード１．ノード２から
みて互いに相異なる信号であるＢ入力信号と百人力信号
が夫々与えられたＭＯ８ＦＥＴ同士（Ｔ１２、Ｔ２□）
ｓ（Ｔａ２．Ｔ４ｇ）が接続され、夫々ノード３．ノー
ド４をなす。同様にノード３．ノード４の夫々に対して
も次の４個のＭＯ５ＦＥＴＴ１３・Ｔ２３・Ｔ３３・Ｔ
４３について　・互いに相異なるゲート入力が与えられ
たＭＯ５ＦＥＴＴＩ３とＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｔａ３
を介した点でノード５として接続され、ＭＯ５ＦＥＴＴ
２３とＭＯ５ＦＥＴＴ３３を介した点がノード６として
接続されている。

上記ノード５はＤ入力信号がゲートに与えられたＭＯ”
Ｓ　Ｆ　Ｅ　Ｔ　Ｔ１４に接続され、ノード６はｂ入力
信号がゲートに与えられたＭＯ５ＦＥＴＴ２゜に接続さ
れ、両ＭＯ５ＦＥＴＴ、、及びＴ２ａＦｉ共にもう一方
の電源Ｖ＋ｓｓに接続されている。

上記実施例は、電源Ｖｓｓに接続するためのＭＯ５ＦＥ
Ｔ’ｋ、入力信号り、入力信号δが夫々ゲートに入力さ
れたＭＯＳＦＥＴを１個ずつ設けて構成し、これらを上
記ノード５．ノード６に夫々接続して２組のＭＯＳＦＥ
Ｔ列に共通に設けて構成したが、第２図に示す如く各Ｍ
Ｏ５ＦＥＴ列毎にＭＯＳＦＥＴ　Ｔ１４−Ｔ２４１Ｔ３
４−Ｔ４４を設け、これらＭＯＳＦＥＴを介した点を共
通に他方の電源Ｖｓｓに接続して構成することもできる
。

次に上記第１図に示した接続関係を有するＭＯ８ＦＥＴ
回路の排他的論理和出力及びその否定出力を形成する動
作を説明する。

第１出力点Ｑ１から電源Ｖｓｓまでの可能な電流経路は
、上記ノード１〜６を用いて表現すると次の８通り存在
する。

■　Ｑｌ→１→３→５→Ｖｓｓ ■　Ｑ１→１→３＋６＋■ｓｓ ■　Ｑｌ　→１→４−＋　５−）　Ｖ　ｓ８■　Ｑｌ　
→１→４　＋　（３−＋　ｙ　Ｂ　Ｂ■　Ｑｌ　→２−
＋　３　＋　５　＋　Ｖ　ｓ　ｓ■　Ｑｌ　→２−＋３
＋５−＋ｙｓＢ ■　Ｑｌ　→２→４　＋　５−＋　Ｖ　ｓ　ｓ■　Ｑｌ
　→２→４→６→Ｖｓｓ 上記電流経路を２通過するＭＯＳＦＥＴのゲートで分類
すると次のように々る。

■’Ａ−）Ｂ−＋Ｃ＋Ｄ ■’Ａ＋Ｂ＋で→ｂ ■′Ａ＋百→Ｃ−＋　Ｄ ■′Ａ＋百→Ｃ−）Ｄ ■′入→百＋Ｃ−＋　Ｄ ■′λ→百→で→ｂ ■′ス→Ｂ＋て→Ｄ ■′λ→Ｂ　−＋　Ｃ−＋　Ｄ 上記経路では、表から分かるように入力信号Ａ、Ｂ、Ｃ
，Ｄをゲート入力とするＭＯＳＦＥＴと否定入力信号Ａ
、Ｂ、Ｃ，Ｄをゲート入力とするＭＯＳＦＥＴを夫々偶
数個通過する。

また第２出力点Ｑ２から電源Ｖｓｓまでの電流経路は、
前記■〜■のＱｌ　をＱ２に置き換えたものであり１通
過するＭＯＳＦＥＴのゲート入力で分ｉすると、前記■
′〜■′のＡとλを入れ換えた形（■″〜■＃）になり
、第２出力点Ｑ２から電源Ｖｓｓ間は、入力信号Ａ、Ｂ
、Ｃ，Ｄをゲート入力とするＭＯＳＦＥＴと否定入力信
号入、百、で、５をゲート入力とするＭＯ５ＦＦ、Ｔを
夫々奇数個通過する。

今、上記入力信号Ａ、Ｂ、Ｃ，Ｄ、λ、百、Ｅ、Ｄが２
つの異なるレベルをもつとして、一方のレベルでＭＯＳ
ＦＥＴがオン状態になり、他方のレベルでオフ状態にな
るとする。入力信号Ａ、Ｂ、Ｃ，Ｄ、Ａ、Ｂ、Ｃ，Ｄの
可能なレベルの組合せ１６通りは、出力点Ｑｌ、Ｑ２に
対する上記電流経路■′〜■′のＭＯＳＦＥＴの組み合
せの１つに対応する。

上記２つの相異なるレベルのう’Ｃ）ＭＯＳＦＥＴをオ
ン状態にするレベルを°′１”オフ状態にするレベルを
°°０”Ｋ対応させ１両出力点Ｑ１とＱ２の内、電源Ｖ
ｓｓと電流経路が存在した場合ｋ”Ｏ”に対応させると
１次に示す真理値表が成立する。

上記表で出力Ｑ１は４人力の排他的論理和を構成し、出
力Ｑ２はその否定出力を構成する。

ノード５，６で夫々ＭＯ３ＦＥＴを分離して設けた第２
図に示す回路でも全く同様の動作が実行され、出力Ｑｌ
、Ｑ２が形成される。

上記ＭＯ５ＦＥＴ回路をダイナミック回路で応用する場
合は次のように構成する。まず、負荷素子り、、Ｌ２を
クロック入力をゲート入力とするＭＯＳＦＥＴで構成し
、初期状態に於いて負荷素子１１．１．２がオン状態で
電源Ｖｃｃとの間に電流経路ができて状態°”１″を保
持する。この時、入力信号Ａ、Ｂ、Ｃ，Ｄ、Ａ、百、で
、五の全入力は”０′で１両出力点Ｑｌ　、　Ｑｘから
電源Ｖｓｓまでの全てのＭＯＳＦＥＴはオフ状態になっ
て電源ＶｃｃからＶｓｓへの電源経路をしゃ断し、クロ
ック入力の変化で負荷素子Ｌ１．ｔ、２をオフし、入力
信号Ａと入、Ｂと百、ＣとＣ，Ｄと石のいずれか一方が
°ｉ１＃に変化して出力点Ｑｌ又けＱ２と電源Ｖｓｓ間
に電流経路を形成し、この場合、出力Ｑ１．Ｑ２を否定
回路を通してＱｌ、Ｑ２とすることにより、初期状態に
於いて入出力共金て″０′状態となり、本回路の出力Ｑ
１．Ｑ２を次段の本回路の入力とする使用法が可能とな
り、容易に入力数を増すことができる。

上記実施例は４人力の場合について説明したが一般的な
ｎ入力の場合を第３図を用いて説明する。

ここで白丸はゲート入力がＡｉで黒丸はゲート入力がＡ
ｉの否定信号ＡｉのＭＯＳＦＥＴを示し４組のＭＯ５’
ＦＥＴ列が設けられている。入力信号Ａ　ｉ／　Ａ　ｉ
は２値入力で白丸か黒丸の一方のＭＯＳＦＥＴをオン状
態にする。つまり出力Ｑｌ又ｔｄ　Ｑ　ｘから電源Ｖｓ
ｓまでの電流経路を考える場合、各ノードからＶｓｓへ
の経路は白丸と黒丸のＡｉ／πｉの入力レベルに応じて
オン状態にある方のＭＯ５ＦＥＴＬか通過できない。

今、出力点Ｑ１からノードＰ８又は出力点Ｑ２からノー
ドＰ２までに通過するオン状態のＭＯＳＦＥＴの個数は
必ずｎ−１個でその内黒丸のＭＯＳＦＥＴの数は偶数個
である。結局、出力点Ｑ１から電源Ｖｓｓ、出力点Ｑ２
から電源Ｖｓｓまでの電流経路で通過する黒丸の数は夫
々偶数個と奇数個になる。各Ａ　ｉ　／　Ａ　ｉの２値
レベルを論理６１”０″に対応させＡｉ＝ｌで白丸、Ａ
ｉ＝０で黒丸がオン状態に々す、出力点Ｑ　１　＋　Ｑ
　！から電源Ｖｓｓに電流経路が形成された場合出力１
０”と設定すると、第３図は出力点Ｑ１がｎ入力の内儀
数個のｔｔＱＩｌで０″になり、出力点Ｑ２がｎ入力の
内炎数個の１０”で６０′になる。全入力数が偶数個の
場合は出力Ｑｌがｎ入力排他的論理和で出力Ｑ２がその
否定出力、又全入力数が奇数個の場合はその逆で出力Ｑ
２がｎ入力排他的論理和で出力Ｑ１がその否定出力とな
る。

上記実施例の回路を相補型ＭＯ８ＦＥＴで構成する場合
はＭＯ５ＦＥＴ回路をＮチャンネルＭＯ８ＦＥＴとＰチ
ャンネルＭＯ５ＦＥＴで構成し１両電源線の内Ｐチャン
ネルＭＯ５ＦＥＴ側を高電圧側に設定し、夫々の出力点
Ｑ１．Ｑ２を接続すると実現できる。ＮチャンネルＭＯ
５ＦＥＴとＰチャンネルＭＯ８ＦＥＴでは同じ入力レベ
ルでは一方がＯＮ状態で他方がＯＦＦ状態であるため、
出力点Ｑ１が一方の電源線と導通する場合出力点Ｑ２が
他方の電源線と導通することになり、出力Ｑ１と出力Ｑ
、とは相異なる２値レベルをとることが分る。更に２電
源間での電流経路も皆無である。

く効　果〉 以上未発明によれば、多入力の排他的論理和出力及びそ
の否定出力を極めて少々い素子数からなるＭＯ５ＦＥＴ
回路で構成することができ、また出力を取り出すための
演算時間も少なくて済み、力を形成する回路間に生じる
演算時間の差というものがほとんどないため、周辺回路
との関係においても回路設計が容易になり、排他的論理
和回路のみならず、２段又は３段接続による多入力のパ
リティ検査に利用することができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示す回路図。 第２図は本発明による他の実施例を示す回路図。 第３図：は本発明を一般的に表現した模型図である。 Ｖｃ　ｃ、Ｖｓｓ　二電源線、　Ｑｌ、Ｑ２：出力点、
Ａ、Ｂ、Ｃ，Ｄ、Ａ、百、で９石：入力信号及びその否
定信号、 １〜６　．５’　、５”、６’、６’　：ノード、Ｌｌ
、Ｌ２：負荷素子、 Ｔ１□、Ｔ１２．・・・”Ｔ４１．Ｔ４２１・・・：Ｍ
Ｏ５ＦＥＴ０代理人　弁理士　福　士　愛　彦（他２名
）第１図　第２図 ５ ＳＳ 第３ＷＪ ３ｎ 〉

Claims (1)

1. 【特許請求の範囲】 １）４組の同じ個数ｆｎｌのＭＯＳＦＥＴを直列に接続
   したＭＯＳ　Ｆ　ＥＴ列を備え、夫々２組のＭＯＳＦＥ
   Ｔ列の一端を接続して出力点とし、夫々の出力点に接続
   する２組のＭＯＳＦＥＴ列は一方のＭＯＳＦＥＴ列のゲ
   ート入力が他方のＭＯＳ　Ｆ　ＥＴ列のゲート入力の否
   定信号で且つ出力点に対して同じ順序で入力され、各Ｍ
   ＯＳＦＥＴ列の上記出力点から同じ位置にあって互いに
   否定の関係にあるゲート入力が与えられたＭＯ５ＦＥＴ
   ＋１Ｊｌｔｉ、各ＭＯ８ＦＥＴが上記出力点側と次のＭ
   ＯＳＦＥＴ組へ′接続する側とで。 互いに否定のゲート入力が与えられたＭＯ５ＦＥＴ＄あ
   って且つ異なるＭＯ５ＦＥＴ間を共通に接続し、４組の
   ＭＯＳＦＥＴ列の各ＭＯ５ＦＥＴを順次上記共通接続し
   てｎ個目のＭＯＳＦＥＴを介して４点を導出し、該４点
   をゲート入力が一方が他方の否定信号であるＭＯＳＦＥ
   Ｔを介して１つの電源線に接続してなるＭＯ５ＦＥＴ回
   路。 ２）上記導出された４点を電源に接続するだめのＭＯＳ
   ＦＥＴは、ゲート入力が一方が他方の否定信号である２
   個のＭＯＳＦＥＴからなり、２組のＭＯＳＦＥＴ列に各
   ＭＯ５ＦＥＴが共有して電源線に接続されてなることを
   特徴とする特許請求の範囲第１項記載のＭＯ５ＦＥＴ回
   路。 ３）上記導出された４点を電源に接続するためのＭＯ９
   ＦＥＴａ、夫々ゲート入力が一方が他方の否定信号であ
   る４個のＭＯＳＦＥＴからなり前記共通接続関係を満す
   夫々のゲー、・入力をもつＭＯＳＦＥＴを介して電源線
   に゛接続してなることを特徴とする特許請求の範囲第１
   項記載のＭＯ５ＦＥＴ回路。