JPS60198922A - Mosfet回路 - Google Patents
Mosfet回路Info
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- JPS60198922A JPS60198922A JP59054774A JP5477484A JPS60198922A JP S60198922 A JPS60198922 A JP S60198922A JP 59054774 A JP59054774 A JP 59054774A JP 5477484 A JP5477484 A JP 5477484A JP S60198922 A JPS60198922 A JP S60198922A
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- Japan
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- mosfet
- input
- circuit
- output
- mo5fet
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Links
- 238000003491 array Methods 0.000 claims description 3
- 238000000605 extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- QCWQUWUCARNNRI-UHFFFAOYSA-N 3-ethyl-5,5,8,8-tetramethyl-6,7-dihydronaphthalene-2-carbaldehyde Chemical compound CC1(C)CCC(C)(C)C2=C1C=C(C=O)C(CC)=C2 QCWQUWUCARNNRI-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は多入力の排他的論理和出力、及びその否定出力
を形成するMO5FET回路に関するものである。
を形成するMO5FET回路に関するものである。
〈従来技術〉
多入力信号について、これら入力信号間における排他的
論理和出力及びその否定出力を必要とする場合がある。
論理和出力及びその否定出力を必要とする場合がある。
このような要望に対して従来から2人力排他的論理和の
演算費複数回寒行することによって多入力排他的論理和
出力を作り出す回路が実用化されている。しかしこの種
の回路でL/i2人力を単位として複数回の排他的論理
和を実行させる方式であるため、出力信号を取り出すま
でに時間が掛り、高速性が得られないという点があった
。
演算費複数回寒行することによって多入力排他的論理和
出力を作り出す回路が実用化されている。しかしこの種
の回路でL/i2人力を単位として複数回の排他的論理
和を実行させる方式であるため、出力信号を取り出すま
でに時間が掛り、高速性が得られないという点があった
。
また排他的論理和出力及びその否定出力を形成する場合
に、他方の否定回路を用いて作り出す回路方式も提案さ
れているが、このような回路方式では排他的論理和とそ
の否定出力で演算時間が異なり、又常時否定関係にある
ため回路設計が難しいという問題があった。
に、他方の否定回路を用いて作り出す回路方式も提案さ
れているが、このような回路方式では排他的論理和とそ
の否定出力で演算時間が異なり、又常時否定関係にある
ため回路設計が難しいという問題があった。
更にこのような問題に対して、全く同じ回路を2つ設け
、一方の回路の1人力の極性を反転させることによって
排他的論理和とその否定出力を得る回路方式も考えられ
るが、このような回路を構成しようとすれば素子数が非
常に多くなる゛という欠点がある。
、一方の回路の1人力の極性を反転させることによって
排他的論理和とその否定出力を得る回路方式も考えられ
るが、このような回路を構成しようとすれば素子数が非
常に多くなる゛という欠点がある。
〈発明の目的〉
本発明は、上述の問題点を全て解決した構成素子数の少
い多入力排他的論理和出力と、その否定出力を、高速且
つ同時に発生することができるMO5FET回路で、負
荷素子としてゲート入力がクロック入力であるMOSF
ETにすることでダイナミック回路にも即座に対応でき
る。
い多入力排他的論理和出力と、その否定出力を、高速且
つ同時に発生することができるMO5FET回路で、負
荷素子としてゲート入力がクロック入力であるMOSF
ETにすることでダイナミック回路にも即座に対応でき
る。
〈実施例〉
入力信号数及びその否定入力信号数か4”である場合を
挙げて本発明の一実施例を説明する。
挙げて本発明の一実施例を説明する。
、4個の入力信号A 、B 、 C,、D及び否定入力
信号A、B、C,Dに対して、4mの直列接続されたM
OSFET列が設けられ4組のMOSFET列はいずれ
も少なくとも3個のMOSFETが直列接続されている
。上記入力信号A、B、Cがと−の順序で夫々ゲートに
入力されたMO5FETTll、TI□、T13は直列
接続されて第1M03FET列をなし、−!た否定入力
信号A、B、Cがこの順序で夫々ゲートに入力されたM
O8FETT21 、T221 T23は第2M08F
ET列をなし両MO5FET列のMO5FETT11及
びT2、け共通に接続されて第1出力点Q1 となり、
該出力点Q1 と電源Vce間に負荷Llが挿入される
。
信号A、B、C,Dに対して、4mの直列接続されたM
OSFET列が設けられ4組のMOSFET列はいずれ
も少なくとも3個のMOSFETが直列接続されている
。上記入力信号A、B、Cがと−の順序で夫々ゲートに
入力されたMO5FETTll、TI□、T13は直列
接続されて第1M03FET列をなし、−!た否定入力
信号A、B、Cがこの順序で夫々ゲートに入力されたM
O8FETT21 、T221 T23は第2M08F
ET列をなし両MO5FET列のMO5FETT11及
びT2、け共通に接続されて第1出力点Q1 となり、
該出力点Q1 と電源Vce間に負荷Llが挿入される
。
残りのMOSFET列についても、同様に入力信号A、
B、Cが夫々ゲートに入力された第3M08FET列T
31 、T32 、 T33 と否定入力信号数。
B、Cが夫々ゲートに入力された第3M08FET列T
31 、T32 、 T33 と否定入力信号数。
B、Cが夫々ゲートに入力された第4M05FET列T
4□、T4□、T44が設けられ、MO8FETT31
とMOSFET T、、tri共通に接続されて第2
出力点Q2となり、該第2出力点Q2 と電源Vc間に
負荷L2が接続されている。
4□、T4□、T44が設けられ、MO8FETT31
とMOSFET T、、tri共通に接続されて第2
出力点Q2となり、該第2出力点Q2 と電源Vc間に
負荷L2が接続されている。
上記4組のMOSFET列は各MOSFET毎に次のよ
うに接続されている。まず第1出力点QlからMO5F
ETTII を介した点と、第2出力点Q2からMO3
FETT41 を介した点はノー\1 ドlとして共通
接続され、同様に各出力点からた点はノード2として共
通に接続されている。即ち、各出力点Q1.Q2からみ
て互いに相異なるゲート入力をもつMOSFETを介し
た点で共通接続される。従って該ノード1.ノード2に
接続された次の4個のMOSFET T12 、T22
゜T32.T42については、ノード1.ノード2から
みて互いに相異なる信号であるB入力信号と百人力信号
が夫々与えられたMO8FET同士(T12、T2□)
s(Ta2.T4g)が接続され、夫々ノード3.ノー
ド4をなす。同様にノード3.ノード4の夫々に対して
も次の4個のMO5FETT13・T23・T33・T
43について ・互いに相異なるゲート入力が与えられ
たMO5FETTI3とM OS F E T Ta3
を介した点でノード5として接続され、MO5FETT
23とMO5FETT33を介した点がノード6として
接続されている。
うに接続されている。まず第1出力点QlからMO5F
ETTII を介した点と、第2出力点Q2からMO3
FETT41 を介した点はノー\1 ドlとして共通
接続され、同様に各出力点からた点はノード2として共
通に接続されている。即ち、各出力点Q1.Q2からみ
て互いに相異なるゲート入力をもつMOSFETを介し
た点で共通接続される。従って該ノード1.ノード2に
接続された次の4個のMOSFET T12 、T22
゜T32.T42については、ノード1.ノード2から
みて互いに相異なる信号であるB入力信号と百人力信号
が夫々与えられたMO8FET同士(T12、T2□)
s(Ta2.T4g)が接続され、夫々ノード3.ノー
ド4をなす。同様にノード3.ノード4の夫々に対して
も次の4個のMO5FETT13・T23・T33・T
43について ・互いに相異なるゲート入力が与えられ
たMO5FETTI3とM OS F E T Ta3
を介した点でノード5として接続され、MO5FETT
23とMO5FETT33を介した点がノード6として
接続されている。
上記ノード5はD入力信号がゲートに与えられたMO”
S F E T T14に接続され、ノード6はb入力
信号がゲートに与えられたMO5FETT2゜に接続さ
れ、両MO5FETT、、及びT2aFi共にもう一方
の電源V+ssに接続されている。
S F E T T14に接続され、ノード6はb入力
信号がゲートに与えられたMO5FETT2゜に接続さ
れ、両MO5FETT、、及びT2aFi共にもう一方
の電源V+ssに接続されている。
上記実施例は、電源Vssに接続するためのMO5FE
T’k、入力信号り、入力信号δが夫々ゲートに入力さ
れたMOSFETを1個ずつ設けて構成し、これらを上
記ノード5.ノード6に夫々接続して2組のMOSFE
T列に共通に設けて構成したが、第2図に示す如く各M
O5FET列毎にMOSFET T14−T241T3
4−T44を設け、これらMOSFETを介した点を共
通に他方の電源Vssに接続して構成することもできる
。
T’k、入力信号り、入力信号δが夫々ゲートに入力さ
れたMOSFETを1個ずつ設けて構成し、これらを上
記ノード5.ノード6に夫々接続して2組のMOSFE
T列に共通に設けて構成したが、第2図に示す如く各M
O5FET列毎にMOSFET T14−T241T3
4−T44を設け、これらMOSFETを介した点を共
通に他方の電源Vssに接続して構成することもできる
。
次に上記第1図に示した接続関係を有するMO8FET
回路の排他的論理和出力及びその否定出力を形成する動
作を説明する。
回路の排他的論理和出力及びその否定出力を形成する動
作を説明する。
第1出力点Q1から電源Vssまでの可能な電流経路は
、上記ノード1〜6を用いて表現すると次の8通り存在
する。
、上記ノード1〜6を用いて表現すると次の8通り存在
する。
■ Ql→1→3→5→Vss
■ Q1→1→3+6+■ss
■ Ql →1→4−+ 5−) V s8■ Ql
→1→4 + (3−+ y B B■ Ql →2−
+ 3 + 5 + V s s■ Ql →2−+3
+5−+ysB ■ Ql →2→4 + 5−+ V s s■ Ql
→2→4→6→Vss 上記電流経路を2通過するMOSFETのゲートで分類
すると次のように々る。
→1→4 + (3−+ y B B■ Ql →2−
+ 3 + 5 + V s s■ Ql →2−+3
+5−+ysB ■ Ql →2→4 + 5−+ V s s■ Ql
→2→4→6→Vss 上記電流経路を2通過するMOSFETのゲートで分類
すると次のように々る。
■’A−)B−+C+D
■’A+B+で→b
■′A+百→C−+ D
■′A+百→C−)D
■′入→百+C−+ D
■′λ→百→で→b
■′ス→B+て→D
■′λ→B −+ C−+ D
上記経路では、表から分かるように入力信号A、B、C
,Dをゲート入力とするMOSFETと否定入力信号A
、B、C,Dをゲート入力とするMOSFETを夫々偶
数個通過する。
,Dをゲート入力とするMOSFETと否定入力信号A
、B、C,Dをゲート入力とするMOSFETを夫々偶
数個通過する。
また第2出力点Q2から電源Vssまでの電流経路は、
前記■〜■のQl をQ2に置き換えたものであり1通
過するMOSFETのゲート入力で分iすると、前記■
′〜■′のAとλを入れ換えた形(■″〜■#)になり
、第2出力点Q2から電源Vss間は、入力信号A、B
、C,Dをゲート入力とするMOSFETと否定入力信
号入、百、で、5をゲート入力とするMO5FF、Tを
夫々奇数個通過する。
前記■〜■のQl をQ2に置き換えたものであり1通
過するMOSFETのゲート入力で分iすると、前記■
′〜■′のAとλを入れ換えた形(■″〜■#)になり
、第2出力点Q2から電源Vss間は、入力信号A、B
、C,Dをゲート入力とするMOSFETと否定入力信
号入、百、で、5をゲート入力とするMO5FF、Tを
夫々奇数個通過する。
今、上記入力信号A、B、C,D、λ、百、E、Dが2
つの異なるレベルをもつとして、一方のレベルでMOS
FETがオン状態になり、他方のレベルでオフ状態にな
るとする。入力信号A、B、C,D、A、B、C,Dの
可能なレベルの組合せ16通りは、出力点Ql、Q2に
対する上記電流経路■′〜■′のMOSFETの組み合
せの1つに対応する。
つの異なるレベルをもつとして、一方のレベルでMOS
FETがオン状態になり、他方のレベルでオフ状態にな
るとする。入力信号A、B、C,D、A、B、C,Dの
可能なレベルの組合せ16通りは、出力点Ql、Q2に
対する上記電流経路■′〜■′のMOSFETの組み合
せの1つに対応する。
上記2つの相異なるレベルのう’C)MOSFETをオ
ン状態にするレベルを°′1”オフ状態にするレベルを
°°0”K対応させ1両出力点Q1とQ2の内、電源V
ssと電流経路が存在した場合k”O”に対応させると
1次に示す真理値表が成立する。
ン状態にするレベルを°′1”オフ状態にするレベルを
°°0”K対応させ1両出力点Q1とQ2の内、電源V
ssと電流経路が存在した場合k”O”に対応させると
1次に示す真理値表が成立する。
上記表で出力Q1は4人力の排他的論理和を構成し、出
力Q2はその否定出力を構成する。
力Q2はその否定出力を構成する。
ノード5,6で夫々MO3FETを分離して設けた第2
図に示す回路でも全く同様の動作が実行され、出力Ql
、Q2が形成される。
図に示す回路でも全く同様の動作が実行され、出力Ql
、Q2が形成される。
上記MO5FET回路をダイナミック回路で応用する場
合は次のように構成する。まず、負荷素子り、、L2を
クロック入力をゲート入力とするMOSFETで構成し
、初期状態に於いて負荷素子11.1.2がオン状態で
電源Vccとの間に電流経路ができて状態°”1″を保
持する。この時、入力信号A、B、C,D、A、百、で
、五の全入力は”0′で1両出力点Ql 、 Qxから
電源Vssまでの全てのMOSFETはオフ状態になっ
て電源VccからVssへの電源経路をしゃ断し、クロ
ック入力の変化で負荷素子L1.t、2をオフし、入力
信号Aと入、Bと百、CとC,Dと石のいずれか一方が
°i1#に変化して出力点Ql又けQ2と電源Vss間
に電流経路を形成し、この場合、出力Q1.Q2を否定
回路を通してQl、Q2とすることにより、初期状態に
於いて入出力共金て″0′状態となり、本回路の出力Q
1.Q2を次段の本回路の入力とする使用法が可能とな
り、容易に入力数を増すことができる。
合は次のように構成する。まず、負荷素子り、、L2を
クロック入力をゲート入力とするMOSFETで構成し
、初期状態に於いて負荷素子11.1.2がオン状態で
電源Vccとの間に電流経路ができて状態°”1″を保
持する。この時、入力信号A、B、C,D、A、百、で
、五の全入力は”0′で1両出力点Ql 、 Qxから
電源Vssまでの全てのMOSFETはオフ状態になっ
て電源VccからVssへの電源経路をしゃ断し、クロ
ック入力の変化で負荷素子L1.t、2をオフし、入力
信号Aと入、Bと百、CとC,Dと石のいずれか一方が
°i1#に変化して出力点Ql又けQ2と電源Vss間
に電流経路を形成し、この場合、出力Q1.Q2を否定
回路を通してQl、Q2とすることにより、初期状態に
於いて入出力共金て″0′状態となり、本回路の出力Q
1.Q2を次段の本回路の入力とする使用法が可能とな
り、容易に入力数を増すことができる。
上記実施例は4人力の場合について説明したが一般的な
n入力の場合を第3図を用いて説明する。
n入力の場合を第3図を用いて説明する。
ここで白丸はゲート入力がAiで黒丸はゲート入力がA
iの否定信号AiのMOSFETを示し4組のMO5’
FET列が設けられている。入力信号A i/ A i
は2値入力で白丸か黒丸の一方のMOSFETをオン状
態にする。つまり出力Ql又td Q xから電源Vs
sまでの電流経路を考える場合、各ノードからVssへ
の経路は白丸と黒丸のAi/πiの入力レベルに応じて
オン状態にある方のMO5FETLか通過できない。
iの否定信号AiのMOSFETを示し4組のMO5’
FET列が設けられている。入力信号A i/ A i
は2値入力で白丸か黒丸の一方のMOSFETをオン状
態にする。つまり出力Ql又td Q xから電源Vs
sまでの電流経路を考える場合、各ノードからVssへ
の経路は白丸と黒丸のAi/πiの入力レベルに応じて
オン状態にある方のMO5FETLか通過できない。
今、出力点Q1からノードP8又は出力点Q2からノー
ドP2までに通過するオン状態のMOSFETの個数は
必ずn−1個でその内黒丸のMOSFETの数は偶数個
である。結局、出力点Q1から電源Vss、出力点Q2
から電源Vssまでの電流経路で通過する黒丸の数は夫
々偶数個と奇数個になる。各A i / A iの2値
レベルを論理61”0″に対応させAi=lで白丸、A
i=0で黒丸がオン状態に々す、出力点Q 1 + Q
!から電源Vssに電流経路が形成された場合出力1
0”と設定すると、第3図は出力点Q1がn入力の内儀
数個のttQIlで0″になり、出力点Q2がn入力の
内炎数個の10”で60′になる。全入力数が偶数個の
場合は出力Qlがn入力排他的論理和で出力Q2がその
否定出力、又全入力数が奇数個の場合はその逆で出力Q
2がn入力排他的論理和で出力Q1がその否定出力とな
る。
ドP2までに通過するオン状態のMOSFETの個数は
必ずn−1個でその内黒丸のMOSFETの数は偶数個
である。結局、出力点Q1から電源Vss、出力点Q2
から電源Vssまでの電流経路で通過する黒丸の数は夫
々偶数個と奇数個になる。各A i / A iの2値
レベルを論理61”0″に対応させAi=lで白丸、A
i=0で黒丸がオン状態に々す、出力点Q 1 + Q
!から電源Vssに電流経路が形成された場合出力1
0”と設定すると、第3図は出力点Q1がn入力の内儀
数個のttQIlで0″になり、出力点Q2がn入力の
内炎数個の10”で60′になる。全入力数が偶数個の
場合は出力Qlがn入力排他的論理和で出力Q2がその
否定出力、又全入力数が奇数個の場合はその逆で出力Q
2がn入力排他的論理和で出力Q1がその否定出力とな
る。
上記実施例の回路を相補型MO8FETで構成する場合
はMO5FET回路をNチャンネルMO8FETとPチ
ャンネルMO5FETで構成し1両電源線の内Pチャン
ネルMO5FET側を高電圧側に設定し、夫々の出力点
Q1.Q2を接続すると実現できる。NチャンネルMO
5FETとPチャンネルMO8FETでは同じ入力レベ
ルでは一方がON状態で他方がOFF状態であるため、
出力点Q1が一方の電源線と導通する場合出力点Q2が
他方の電源線と導通することになり、出力Q1と出力Q
、とは相異なる2値レベルをとることが分る。更に2電
源間での電流経路も皆無である。
はMO5FET回路をNチャンネルMO8FETとPチ
ャンネルMO5FETで構成し1両電源線の内Pチャン
ネルMO5FET側を高電圧側に設定し、夫々の出力点
Q1.Q2を接続すると実現できる。NチャンネルMO
5FETとPチャンネルMO8FETでは同じ入力レベ
ルでは一方がON状態で他方がOFF状態であるため、
出力点Q1が一方の電源線と導通する場合出力点Q2が
他方の電源線と導通することになり、出力Q1と出力Q
、とは相異なる2値レベルをとることが分る。更に2電
源間での電流経路も皆無である。
く効 果〉
以上未発明によれば、多入力の排他的論理和出力及びそ
の否定出力を極めて少々い素子数からなるMO5FET
回路で構成することができ、また出力を取り出すための
演算時間も少なくて済み、力を形成する回路間に生じる
演算時間の差というものがほとんどないため、周辺回路
との関係においても回路設計が容易になり、排他的論理
和回路のみならず、2段又は3段接続による多入力のパ
リティ検査に利用することができる。
の否定出力を極めて少々い素子数からなるMO5FET
回路で構成することができ、また出力を取り出すための
演算時間も少なくて済み、力を形成する回路間に生じる
演算時間の差というものがほとんどないため、周辺回路
との関係においても回路設計が容易になり、排他的論理
和回路のみならず、2段又は3段接続による多入力のパ
リティ検査に利用することができる。
第1図は本発明による一実施例を示す回路図。
第2図は本発明による他の実施例を示す回路図。
第3図:は本発明を一般的に表現した模型図である。
Vc c、Vss 二電源線、 Ql、Q2:出力点、
A、B、C,D、A、百、で9石:入力信号及びその否
定信号、 1〜6 .5’ 、5”、6’、6’ :ノード、Ll
、L2:負荷素子、 T1□、T12.・・・”T41.T421・・・:M
O5FET0代理人 弁理士 福 士 愛 彦(他2名
)第1図 第2図 5 SS 第3WJ 3n 〉
A、B、C,D、A、百、で9石:入力信号及びその否
定信号、 1〜6 .5’ 、5”、6’、6’ :ノード、Ll
、L2:負荷素子、 T1□、T12.・・・”T41.T421・・・:M
O5FET0代理人 弁理士 福 士 愛 彦(他2名
)第1図 第2図 5 SS 第3WJ 3n 〉
Claims (1)
- 【特許請求の範囲】 1)4組の同じ個数fnlのMOSFETを直列に接続
したMOS F ET列を備え、夫々2組のMOSFE
T列の一端を接続して出力点とし、夫々の出力点に接続
する2組のMOSFET列は一方のMOSFET列のゲ
ート入力が他方のMOS F ET列のゲート入力の否
定信号で且つ出力点に対して同じ順序で入力され、各M
OSFET列の上記出力点から同じ位置にあって互いに
否定の関係にあるゲート入力が与えられたMO5FET
+1Jlti、各MO8FETが上記出力点側と次のM
OSFET組へ′接続する側とで。 互いに否定のゲート入力が与えられたMO5FET$あ
って且つ異なるMO5FET間を共通に接続し、4組の
MOSFET列の各MO5FETを順次上記共通接続し
てn個目のMOSFETを介して4点を導出し、該4点
をゲート入力が一方が他方の否定信号であるMOSFE
Tを介して1つの電源線に接続してなるMO5FET回
路。 2)上記導出された4点を電源に接続するだめのMOS
FETは、ゲート入力が一方が他方の否定信号である2
個のMOSFETからなり、2組のMOSFET列に各
MO5FETが共有して電源線に接続されてなることを
特徴とする特許請求の範囲第1項記載のMO5FET回
路。 3)上記導出された4点を電源に接続するためのMO9
FETa、夫々ゲート入力が一方が他方の否定信号であ
る4個のMOSFETからなり前記共通接続関係を満す
夫々のゲー、・入力をもつMOSFETを介して電源線
に゛接続してなることを特徴とする特許請求の範囲第1
項記載のMO5FET回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59054774A JPS60198922A (ja) | 1984-03-21 | 1984-03-21 | Mosfet回路 |
US07/028,068 US4739195A (en) | 1984-02-21 | 1987-03-19 | Mosfet circuit for exclusive control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59054774A JPS60198922A (ja) | 1984-03-21 | 1984-03-21 | Mosfet回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60198922A true JPS60198922A (ja) | 1985-10-08 |
Family
ID=12980117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59054774A Pending JPS60198922A (ja) | 1984-02-21 | 1984-03-21 | Mosfet回路 |
Country Status (2)
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JP (1) | JPS60198922A (ja) |
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JP2636749B2 (ja) * | 1994-09-08 | 1997-07-30 | 日本電気株式会社 | Xor回路と反転セレクタ回路及びこれらを用いた加算回路 |
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Family Cites Families (6)
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US4006365A (en) * | 1975-11-26 | 1977-02-01 | International Business Machines Corporation | Exclusive or integrated logic circuits using complementary MOSFET technology |
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US4541067A (en) * | 1982-05-10 | 1985-09-10 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
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- 1984-03-21 JP JP59054774A patent/JPS60198922A/ja active Pending
-
1987
- 1987-03-19 US US07/028,068 patent/US4739195A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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US4739195A (en) | 1988-04-19 |
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