JPH06291604A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH06291604A JPH06291604A JP5101847A JP10184793A JPH06291604A JP H06291604 A JPH06291604 A JP H06291604A JP 5101847 A JP5101847 A JP 5101847A JP 10184793 A JP10184793 A JP 10184793A JP H06291604 A JPH06291604 A JP H06291604A
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- Japan
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- gate
- delay
- circuit
- basic unit
- input terminal
- Prior art date
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Abstract
(57)【要約】
【目的】 小規模な回路構成で遅延量の選択数を自由に
設定できるようにした可変遅延回路を提供する。 【構成】 遅延ＯＲゲート１の一方の入力端子に遅延Ｏ
Ｒゲート２の出力端子を接続し、ＯＲゲート２の一方の
入力端子に遅延ＯＲゲート３の出力端子を接続し、ＯＲ
ゲート３の一方の入力端子に遅延ＯＲゲート４の出力端
子を接続する。そして遅延ＯＲゲート１〜４の他方の入
力端子にはＡＮＤゲート５〜８の出力端子を接続し、全
てのＡＮＤゲート５〜８の一方の入力端子には入力信号
ＩＮを印加し、他方の入力端子にはデコーダ回路９の出
力信号を印加し、選択入力信号をデコーダ回路９に入力
して、その出力信号でＡＮＤゲート５〜８を制御し遅延
時間を選択設定する。
設定できるようにした可変遅延回路を提供する。 【構成】 遅延ＯＲゲート１の一方の入力端子に遅延Ｏ
Ｒゲート２の出力端子を接続し、ＯＲゲート２の一方の
入力端子に遅延ＯＲゲート３の出力端子を接続し、ＯＲ
ゲート３の一方の入力端子に遅延ＯＲゲート４の出力端
子を接続する。そして遅延ＯＲゲート１〜４の他方の入
力端子にはＡＮＤゲート５〜８の出力端子を接続し、全
てのＡＮＤゲート５〜８の一方の入力端子には入力信号
ＩＮを印加し、他方の入力端子にはデコーダ回路９の出
力信号を印加し、選択入力信号をデコーダ回路９に入力
して、その出力信号でＡＮＤゲート５〜８を制御し遅延
時間を選択設定する。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル論理回路
に用いる遅延時間の切り替え可能な可変遅延回路に関す
る。
に用いる遅延時間の切り替え可能な可変遅延回路に関す
る。
【０００２】
【従来の技術】従来、遅延時間の切り替え可能な可変遅
延回路としては、図７に示すような構成のものが知られ
ている。図７において、50〜59は遅延バッファ、60はセ
レクタ回路で、ＡＮＤゲート61〜64とＯＲゲート65とで
構成されており、９は２→４デコーダ回路である。この
ように構成した可変遅延回路においては、遅延時間選択
入力端子Ａ，Ｂよりの入力を、デコーダ回路９において
デコードすることにより、セレクタ60を切り替えて遅延
バッファ群による遅延時間を決定するようになってい
る。そして遅延データ入力端子Ｄより入力された入力信
号が、選択された遅延バッファ群を通過することにより
遅延して、遅延データ出力端子Ｘより出力されるように
なっている。
延回路としては、図７に示すような構成のものが知られ
ている。図７において、50〜59は遅延バッファ、60はセ
レクタ回路で、ＡＮＤゲート61〜64とＯＲゲート65とで
構成されており、９は２→４デコーダ回路である。この
ように構成した可変遅延回路においては、遅延時間選択
入力端子Ａ，Ｂよりの入力を、デコーダ回路９において
デコードすることにより、セレクタ60を切り替えて遅延
バッファ群による遅延時間を決定するようになってい
る。そして遅延データ入力端子Ｄより入力された入力信
号が、選択された遅延バッファ群を通過することにより
遅延して、遅延データ出力端子Ｘより出力されるように
なっている。
【０００３】また、図８に示す構成の可変遅延回路も知
られている。この可変遅延回路は、図７に示した構成の
可変遅延回路における遅延バッファ50〜55を遅延バッフ
ァ56〜58で共用させ、回路規模を小さくするようにした
ものである。
られている。この可変遅延回路は、図７に示した構成の
可変遅延回路における遅延バッファ50〜55を遅延バッフ
ァ56〜58で共用させ、回路規模を小さくするようにした
ものである。
【０００４】
【発明が解決しようとする課題】ところで、図７及び図
８に示した従来の可変遅延回路においては、セレクタ回
路により遅延時間を決定している。このため、遅延時間
の選択数を増加させるためには、それだけ多入力のゲー
ト回路が必要になる。これは、上記構成例のようにＡＮ
Ｄ−ＯＲゲートタイプのセレクタ回路を用いない場合に
おいても同様である。そしてゲートが多入力化すると、
このゲートによる遅延時間が大きくなり、各入力間の特
性のばらつきも大きくなる。
８に示した従来の可変遅延回路においては、セレクタ回
路により遅延時間を決定している。このため、遅延時間
の選択数を増加させるためには、それだけ多入力のゲー
ト回路が必要になる。これは、上記構成例のようにＡＮ
Ｄ−ＯＲゲートタイプのセレクタ回路を用いない場合に
おいても同様である。そしてゲートが多入力化すると、
このゲートによる遅延時間が大きくなり、各入力間の特
性のばらつきも大きくなる。
【０００５】本発明は、従来の可変遅延回路における上
記問題点を解消するためになされたもので、小規模な回
路構成で遅延量の選択数を自由に設定でき、且つ遅延量
を一定間隔で設定することの可能な可変遅延回路を提供
することを目的とする。
記問題点を解消するためになされたもので、小規模な回
路構成で遅延量の選択数を自由に設定でき、且つ遅延量
を一定間隔で設定することの可能な可変遅延回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ディジタル論理回路に用いる可
変遅延回路において、ＯＲゲートの一方の入力端子にＡ
ＮＤゲートの出力端子を接続したものを基本単位回路と
し、該基本単位回路のＯＲゲートの出力端子を隣接する
基本単位回路のＯＲゲートの他方の入力端子に接続して
複数の基本単位回路を縦続接続し、前記複数の基本単位
回路のＡＮＤゲート群の一方の入力端子は互いに接続し
て共通の入力信号を印加し、他方の入力端子には選択信
号を印加して遅延時間を選択可変に構成するものであ
る。
決するため、本発明は、ディジタル論理回路に用いる可
変遅延回路において、ＯＲゲートの一方の入力端子にＡ
ＮＤゲートの出力端子を接続したものを基本単位回路と
し、該基本単位回路のＯＲゲートの出力端子を隣接する
基本単位回路のＯＲゲートの他方の入力端子に接続して
複数の基本単位回路を縦続接続し、前記複数の基本単位
回路のＡＮＤゲート群の一方の入力端子は互いに接続し
て共通の入力信号を印加し、他方の入力端子には選択信
号を印加して遅延時間を選択可変に構成するものであ
る。
【０００７】このように構成した可変遅延回路において
は、どの基本単位回路のＡＮＤゲートから遅延すべき入
力信号を印加するかを、ＡＮＤゲートの他方の入力端子
に印加する選択信号により選択できるようになり、自由
に遅延時間を設定可能な可変遅延回路を実現することが
できる。そしてこの可変遅延回路は、多入力ゲートを用
いずに構成できるため、これらの入力数に拘束されるこ
となく選択数を自由に設定でき、基本単位回路を何段で
構成しても遅延時間間隔を均等化できる。
は、どの基本単位回路のＡＮＤゲートから遅延すべき入
力信号を印加するかを、ＡＮＤゲートの他方の入力端子
に印加する選択信号により選択できるようになり、自由
に遅延時間を設定可能な可変遅延回路を実現することが
できる。そしてこの可変遅延回路は、多入力ゲートを用
いずに構成できるため、これらの入力数に拘束されるこ
となく選択数を自由に設定でき、基本単位回路を何段で
構成しても遅延時間間隔を均等化できる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係る可変遅延回路の第１実施例を示すブロック構成
図である。図において、１〜４は所望の遅延時間が得ら
れる遅延回路を含むＯＲゲート、５〜８はＡＮＤゲー
ト、９は正論理２→４デコーダ回路である。そして、遅
延回路を含むＯＲゲート１の一方の入力端子には、遅延
回路を含むＯＲゲート２の出力端子を接続し、このＯＲ
ゲート２の一方の入力端子には遅延回路を含むＯＲゲー
ト３の出力端子を接続し、更にこのＯＲゲート３の一方
の入力端子には遅延回路を含むＯＲゲート４の出力端子
を接続している。また遅延回路を含むＯＲゲート１〜４
の他方の入力端子には、それぞれＡＮＤゲート５〜８の
出力端子を接続し、更に全てのＡＮＤゲート５〜８の一
方の入力端子には、遅延データ入力端子Ｄから遅延すべ
き入力信号ＩＮを印加し、ＡＮＤゲート５〜８の他方の
入力端子にはデコーダ回路９の出力信号ア〜エが印加さ
れるようになっている。遅延時間を設定する選択入力信
号は、デコーダ回路９の遅延時間選択入力端子Ａ，Ｂに
入力され、デコーダ回路９は１つの出力信号にのみ
“Ｈ”が出力され、他の出力信号は全て“Ｌ”になるよ
うに構成されている。
明に係る可変遅延回路の第１実施例を示すブロック構成
図である。図において、１〜４は所望の遅延時間が得ら
れる遅延回路を含むＯＲゲート、５〜８はＡＮＤゲー
ト、９は正論理２→４デコーダ回路である。そして、遅
延回路を含むＯＲゲート１の一方の入力端子には、遅延
回路を含むＯＲゲート２の出力端子を接続し、このＯＲ
ゲート２の一方の入力端子には遅延回路を含むＯＲゲー
ト３の出力端子を接続し、更にこのＯＲゲート３の一方
の入力端子には遅延回路を含むＯＲゲート４の出力端子
を接続している。また遅延回路を含むＯＲゲート１〜４
の他方の入力端子には、それぞれＡＮＤゲート５〜８の
出力端子を接続し、更に全てのＡＮＤゲート５〜８の一
方の入力端子には、遅延データ入力端子Ｄから遅延すべ
き入力信号ＩＮを印加し、ＡＮＤゲート５〜８の他方の
入力端子にはデコーダ回路９の出力信号ア〜エが印加さ
れるようになっている。遅延時間を設定する選択入力信
号は、デコーダ回路９の遅延時間選択入力端子Ａ，Ｂに
入力され、デコーダ回路９は１つの出力信号にのみ
“Ｈ”が出力され、他の出力信号は全て“Ｌ”になるよ
うに構成されている。
【０００９】次に、このように構成された可変遅延回路
の動作について説明する。まず遅延時間選択入力端子
Ａ，Ｂに入力される選択入力信号により、デコーダ回路
９の出力信号アが“Ｈ”となった場合、遅延データ入力
端子Ｄよりの入力信号ＩＮは、ＡＮＤゲート８を通過
し、遅延回路を含むＯＲゲート４の一方の入力端子に印
加される。なお、この遅延ＯＲゲート４の他方の入力端
子は接地されているため、この遅延ＯＲゲート４は遅延
バッファとして機能する。
の動作について説明する。まず遅延時間選択入力端子
Ａ，Ｂに入力される選択入力信号により、デコーダ回路
９の出力信号アが“Ｈ”となった場合、遅延データ入力
端子Ｄよりの入力信号ＩＮは、ＡＮＤゲート８を通過
し、遅延回路を含むＯＲゲート４の一方の入力端子に印
加される。なお、この遅延ＯＲゲート４の他方の入力端
子は接地されているため、この遅延ＯＲゲート４は遅延
バッファとして機能する。
【００１０】一方、ＡＮＤゲート５〜７は、デコーダ回
路９の出力信号イ〜エが全て“Ｌ”なので、入力端子Ｄ
よりの入力信号ＩＮを阻止し、ＡＮＤゲート５〜７の出
力は全て“Ｌ”となり、遅延ＯＲゲート１〜３は遅延バ
ッファ回路として動作することになる。したがって、Ａ
ＮＤゲート８を通過した入力信号ＩＮは、遅延ＯＲゲー
ト４，３，２，１の４個の遅延ＯＲゲートを順次通過す
ることにより、所望の遅延を受けて遅延データ出力端子
Ｘより出力される。
路９の出力信号イ〜エが全て“Ｌ”なので、入力端子Ｄ
よりの入力信号ＩＮを阻止し、ＡＮＤゲート５〜７の出
力は全て“Ｌ”となり、遅延ＯＲゲート１〜３は遅延バ
ッファ回路として動作することになる。したがって、Ａ
ＮＤゲート８を通過した入力信号ＩＮは、遅延ＯＲゲー
ト４，３，２，１の４個の遅延ＯＲゲートを順次通過す
ることにより、所望の遅延を受けて遅延データ出力端子
Ｘより出力される。
【００１１】次に、遅延時間選択入力端子Ａ，Ｂに入力
される選択入力信号により、デコーダ回路９の出力信号
エが“Ｈ”となった場合の動作について説明する。この
場合、デコーダ回路９の出力信号ア〜ウは“Ｌ”である
ので、ＡＮＤゲート６〜８は入力端子Ｄからの入力信号
ＩＮを阻止し、それらのＡＮＤゲート６〜８の出力は
“Ｌ”になる。したがって遅延ＯＲゲート２〜４の出力
は全て“Ｌ”となり、遅延ＯＲゲート１は遅延バッファ
回路として動作する。この状態で、ＡＮＤゲート５を通
過した入力信号ＩＮは、遅延ＯＲゲート１を通過して所
望の遅延を受け、出力端子Ｘより出力される。なお、デ
コーダ回路９の出力信号イあるいはウが“Ｈ”となった
場合の動作も、同様に行われることが明らかなので、そ
の説明は省略する。
される選択入力信号により、デコーダ回路９の出力信号
エが“Ｈ”となった場合の動作について説明する。この
場合、デコーダ回路９の出力信号ア〜ウは“Ｌ”である
ので、ＡＮＤゲート６〜８は入力端子Ｄからの入力信号
ＩＮを阻止し、それらのＡＮＤゲート６〜８の出力は
“Ｌ”になる。したがって遅延ＯＲゲート２〜４の出力
は全て“Ｌ”となり、遅延ＯＲゲート１は遅延バッファ
回路として動作する。この状態で、ＡＮＤゲート５を通
過した入力信号ＩＮは、遅延ＯＲゲート１を通過して所
望の遅延を受け、出力端子Ｘより出力される。なお、デ
コーダ回路９の出力信号イあるいはウが“Ｈ”となった
場合の動作も、同様に行われることが明らかなので、そ
の説明は省略する。
【００１２】次に、本発明の第２実施例を図２に基づい
て説明する。この実施例は、図１に示した第１実施例に
おける遅延ＯＲゲート１〜４の代わりに、通常のＯＲゲ
ート11〜14と遅延バッファ15〜18に分割して構成したも
のを配置したものである。この実施例の動作は図１に示
した第１実施例と同様である。但し、この実施例におけ
る１段分の遅延時間は、ＯＲゲートの遅延時間と遅延バ
ッファの遅延時間を加えた値となる。
て説明する。この実施例は、図１に示した第１実施例に
おける遅延ＯＲゲート１〜４の代わりに、通常のＯＲゲ
ート11〜14と遅延バッファ15〜18に分割して構成したも
のを配置したものである。この実施例の動作は図１に示
した第１実施例と同様である。但し、この実施例におけ
る１段分の遅延時間は、ＯＲゲートの遅延時間と遅延バ
ッファの遅延時間を加えた値となる。
【００１３】次に、本発明の第３実施例を図３に基づい
て説明する。この実施例は、図１及び図２に示した実施
例におけるＡＮＤゲート５〜８の出力端子を、ＮＯＲゲ
ート21〜24の一方の入力端子に接続した論理構造をもつ
ＡＮＤ−ＮＯＲ複合ゲートと、これの出力信号が入力さ
れる遅延回路を含むインバータ25〜28を用いて構成した
ものである。この実施例においては、インバータ25〜28
の遅延時間を異ならせることにより、各段の遅延時間を
一定の遅延時間間隔でないようにすることも可能であ
る。
て説明する。この実施例は、図１及び図２に示した実施
例におけるＡＮＤゲート５〜８の出力端子を、ＮＯＲゲ
ート21〜24の一方の入力端子に接続した論理構造をもつ
ＡＮＤ−ＮＯＲ複合ゲートと、これの出力信号が入力さ
れる遅延回路を含むインバータ25〜28を用いて構成した
ものである。この実施例においては、インバータ25〜28
の遅延時間を異ならせることにより、各段の遅延時間を
一定の遅延時間間隔でないようにすることも可能であ
る。
【００１４】次に、第４実施例を図４に基づいて説明す
る。図において、31〜34は所望の遅延時間が得られる遅
延回路を含むＡＮＤゲート、35〜38はＯＲゲート、39は
負論理２→４デコーダ回路である。そして、遅延回路を
含むＡＮＤゲート31の一方の入力端子には、遅延回路を
含むＡＮＤゲート32の出力端子を接続し、このＡＮＤゲ
ート32の一方の入力端子には遅延回路を含むＡＮＤゲー
ト33の出力端子を接続し、更にこのＡＮＤゲート33の一
方の入力端子には遅延回路を含むＡＮＤゲート34の出力
端子を接続している。また遅延回路を含むＡＮＤゲート
31〜34の他方の入力端子には、それぞれＯＲゲート35〜
38の出力端子を接続し、更に全てのＯＲゲート35〜38の
一方の入力端子には、遅延データ入力端子Ｄから遅延す
べき入力信号ＩＮを印加し、ＯＲゲート35〜38の他方の
入力端子にはデコーダ回路39の出力信号ア〜エが印加さ
れるようになっている。遅延時間を設定する選択入力信
号は、デコーダ回路39の遅延時間選択入力端子Ａ，Ｂに
入力され、デコーダ回路39は１つの出力信号にのみ
“Ｌ”が出力され、他の出力信号は全て“Ｈ”になるよ
うに構成されている。
る。図において、31〜34は所望の遅延時間が得られる遅
延回路を含むＡＮＤゲート、35〜38はＯＲゲート、39は
負論理２→４デコーダ回路である。そして、遅延回路を
含むＡＮＤゲート31の一方の入力端子には、遅延回路を
含むＡＮＤゲート32の出力端子を接続し、このＡＮＤゲ
ート32の一方の入力端子には遅延回路を含むＡＮＤゲー
ト33の出力端子を接続し、更にこのＡＮＤゲート33の一
方の入力端子には遅延回路を含むＡＮＤゲート34の出力
端子を接続している。また遅延回路を含むＡＮＤゲート
31〜34の他方の入力端子には、それぞれＯＲゲート35〜
38の出力端子を接続し、更に全てのＯＲゲート35〜38の
一方の入力端子には、遅延データ入力端子Ｄから遅延す
べき入力信号ＩＮを印加し、ＯＲゲート35〜38の他方の
入力端子にはデコーダ回路39の出力信号ア〜エが印加さ
れるようになっている。遅延時間を設定する選択入力信
号は、デコーダ回路39の遅延時間選択入力端子Ａ，Ｂに
入力され、デコーダ回路39は１つの出力信号にのみ
“Ｌ”が出力され、他の出力信号は全て“Ｈ”になるよ
うに構成されている。
【００１５】次に、このように構成された可変遅延回路
の動作について説明する。まず遅延時間選択入力端子
Ａ，Ｂに入力される選択入力信号により、デコーダ回路
39の出力信号アが“Ｌ”となった場合、遅延データ入力
端子Ｄよりの入力信号ＩＮは、ＯＲゲート38を通過し、
遅延回路を含むＡＮＤゲート34の一方の入力端子に印加
される。なお、この遅延ＡＮＤゲート34の他方の入力端
子は電源端子に接続されているため、この遅延ＡＮＤゲ
ート34は遅延バッファとして機能する。
の動作について説明する。まず遅延時間選択入力端子
Ａ，Ｂに入力される選択入力信号により、デコーダ回路
39の出力信号アが“Ｌ”となった場合、遅延データ入力
端子Ｄよりの入力信号ＩＮは、ＯＲゲート38を通過し、
遅延回路を含むＡＮＤゲート34の一方の入力端子に印加
される。なお、この遅延ＡＮＤゲート34の他方の入力端
子は電源端子に接続されているため、この遅延ＡＮＤゲ
ート34は遅延バッファとして機能する。
【００１６】一方、ＯＲゲート35〜37は、デコーダ回路
39の出力信号イ〜エが全て“Ｈ”なので、入力端子Ｄよ
りの入力信号ＩＮを阻止し、ＯＲゲート35〜37の出力は
全て“Ｈ”となり、遅延ＡＮＤゲート31〜33は遅延バッ
ファ回路として動作することになる。したがって、ＯＲ
ゲート38を通過した入力信号ＩＮは、遅延ＡＮＤゲート
34，33，32，31の４個の遅延ＡＮＤゲートを順次通過す
ることにより、所望の遅延を受けて遅延データ出力端子
Ｘより出力される。
39の出力信号イ〜エが全て“Ｈ”なので、入力端子Ｄよ
りの入力信号ＩＮを阻止し、ＯＲゲート35〜37の出力は
全て“Ｈ”となり、遅延ＡＮＤゲート31〜33は遅延バッ
ファ回路として動作することになる。したがって、ＯＲ
ゲート38を通過した入力信号ＩＮは、遅延ＡＮＤゲート
34，33，32，31の４個の遅延ＡＮＤゲートを順次通過す
ることにより、所望の遅延を受けて遅延データ出力端子
Ｘより出力される。
【００１７】次に、遅延時間選択入力端子Ａ，Ｂに入力
される選択入力信号により、デコーダ回路39の出力信号
エが“Ｌ”となった場合の動作について説明する。この
場合、デコーダ回路39の出力信号ア〜ウは“Ｈ”である
ので、ＯＲゲート36〜38は入力端子Ｄからの入力信号Ｉ
Ｎを阻止し、それらのＯＲゲート36〜38の出力は“Ｈ”
になる。したがって遅延ＡＮＤゲート32〜34の出力は全
て“Ｈ”となり、遅延ＡＮＤゲート31は遅延バッファ回
路として動作する。この状態で、ＯＲゲート35を通過し
た入力信号ＩＮは、遅延ＡＮＤゲート31を通過して所望
の遅延を受け、出力端子Ｘより出力される。なお、デコ
ーダ回路39の出力信号イあるいはウが“Ｌ”となった場
合の動作も、同様に行われることが明らかなので、その
説明は省略する。
される選択入力信号により、デコーダ回路39の出力信号
エが“Ｌ”となった場合の動作について説明する。この
場合、デコーダ回路39の出力信号ア〜ウは“Ｈ”である
ので、ＯＲゲート36〜38は入力端子Ｄからの入力信号Ｉ
Ｎを阻止し、それらのＯＲゲート36〜38の出力は“Ｈ”
になる。したがって遅延ＡＮＤゲート32〜34の出力は全
て“Ｈ”となり、遅延ＡＮＤゲート31は遅延バッファ回
路として動作する。この状態で、ＯＲゲート35を通過し
た入力信号ＩＮは、遅延ＡＮＤゲート31を通過して所望
の遅延を受け、出力端子Ｘより出力される。なお、デコ
ーダ回路39の出力信号イあるいはウが“Ｌ”となった場
合の動作も、同様に行われることが明らかなので、その
説明は省略する。
【００１８】なお、この第４実施例においても、図１に
示した第１実施例に対して図２及び図３に示した第２及
び第３実施例が存在するのと同様に、それに対応した実
施例が容易に得られることは言うまでもない。
示した第１実施例に対して図２及び図３に示した第２及
び第３実施例が存在するのと同様に、それに対応した実
施例が容易に得られることは言うまでもない。
【００１９】次に、本発明の第５実施例を図５に基づい
て説明する。図１に示した第１実施例においては、ＡＮ
Ｄゲートと遅延ＯＲゲートとで基本単位回路を構成して
いるが、この第５実施例は、各ＮＯＲゲート41〜44と各
遅延ＯＲゲート１〜４とを用いて基本単位回路を構成し
たものである。そして、遅延データ入力端子Ｄから入力
される入力信号ＩＮは、インバータ100 を介して各ＮＯ
Ｒゲート41〜44の一方の入力端子に印加されるようにな
っている。また、図３に示した第３実施例と同様に、こ
の実施例における遅延ＯＲゲートの代わりにＮＯＲゲー
トと遅延インバータを用いて構成した実施例が存在する
ことは言うまでもない。
て説明する。図１に示した第１実施例においては、ＡＮ
Ｄゲートと遅延ＯＲゲートとで基本単位回路を構成して
いるが、この第５実施例は、各ＮＯＲゲート41〜44と各
遅延ＯＲゲート１〜４とを用いて基本単位回路を構成し
たものである。そして、遅延データ入力端子Ｄから入力
される入力信号ＩＮは、インバータ100 を介して各ＮＯ
Ｒゲート41〜44の一方の入力端子に印加されるようにな
っている。また、図３に示した第３実施例と同様に、こ
の実施例における遅延ＯＲゲートの代わりにＮＯＲゲー
トと遅延インバータを用いて構成した実施例が存在する
ことは言うまでもない。
【００２０】図６は、本発明の第６実施例を示すブロッ
ク構成図である。この実施例は、遅延ＡＮＤゲート31〜
34とＮＡＮＤゲート45〜48とで基本単位回路を構成する
ようにしたものである。そして、遅延データ入力端子Ｄ
から入力される入力信号ＩＮは、同様にインバータ100
を介して各ＮＡＮＤゲート45〜48の一方の入力端子に印
加されるようになっている。この場合も同様に、この実
施例における遅延ＡＮＤゲートの代わりに、ＮＡＮＤゲ
ートと遅延インバータを用いて構成した実施例が存在す
ることは明らかである。
ク構成図である。この実施例は、遅延ＡＮＤゲート31〜
34とＮＡＮＤゲート45〜48とで基本単位回路を構成する
ようにしたものである。そして、遅延データ入力端子Ｄ
から入力される入力信号ＩＮは、同様にインバータ100
を介して各ＮＡＮＤゲート45〜48の一方の入力端子に印
加されるようになっている。この場合も同様に、この実
施例における遅延ＡＮＤゲートの代わりに、ＮＡＮＤゲ
ートと遅延インバータを用いて構成した実施例が存在す
ることは明らかである。
【００２１】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、小規模な回路構成で任意に選択数
を設定できる可変遅延回路を実現することができる。ま
た最小遅延時間を非常に小さく設定でき、また遅延時間
間隔も均等化できるという利点も得られる。
に、本発明によれば、小規模な回路構成で任意に選択数
を設定できる可変遅延回路を実現することができる。ま
た最小遅延時間を非常に小さく設定でき、また遅延時間
間隔も均等化できるという利点も得られる。
【図１】本発明に係る可変遅延回路の第１実施例を示す
ブロック構成図である。
ブロック構成図である。
【図２】本発明の第２実施例を示すブロック構成図であ
る。
る。
【図３】本発明の第３実施例を示すブロック構成図であ
る。
る。
【図４】本発明の第４実施例を示すブロック構成図であ
る。
る。
【図５】本発明の第５実施例を示すブロック構成図であ
る。
る。
【図６】本発明の第６実施例を示すブロック構成図であ
る。
る。
【図７】従来の可変遅延回路の構成例を示すブロック構
成図である。
成図である。
【図８】従来の可変遅延回路の他の構成例を示すブロッ
ク構成図である。
ク構成図である。
１〜４ 遅延回路を含むＯＲゲート ５〜８ ＡＮＤゲート ９ 正論理２→４デコーダ回路 11〜14 ＯＲゲート 15〜18 遅延バッファ 21〜24 ＮＯＲゲート 25〜28 遅延回路を含むインバータ 31〜34 遅延回路を含むＡＮＤゲート 35〜38 ＯＲゲート 39 負論理２→４デコーダ回路 41〜44 ＮＯＲゲート 45〜48 ＮＡＮＤゲート 100 インバータ
Claims (4)
- 【請求項１】 ディジタル論理回路に用いる可変遅延回
路において、ＯＲゲートの一方の入力端子にＡＮＤゲー
トの出力端子を接続したものを基本単位回路とし、該基
本単位回路のＯＲゲートの出力端子を隣接する基本単位
回路のＯＲゲートの他方の入力端子に接続して複数の基
本単位回路を縦続接続し、前記複数の基本単位回路のＡ
ＮＤゲート群の一方の入力端子は互いに接続して共通の
入力信号を印加し、他方の入力端子には選択信号を印加
して遅延時間を選択可変にしたことを特徴とする可変遅
延回路。 - 【請求項２】 ディジタル論理回路に用いる可変遅延回
路において、ＡＮＤゲートの一方の入力端子にＯＲゲー
トの出力端子を接続したものを基本単位回路とし、該基
本単位回路のＡＮＤゲートの出力端子を隣接する基本単
位回路のＡＮＤゲートの他方の入力端子に接続して複数
の基本単位回路を縦続接続し、前記複数の基本単位回路
のＯＲゲート群の一方の入力端子は互いに接続して共通
の入力信号を印加し、他方の入力端子には選択信号を印
加して遅延時間を選択可変にしたことを特徴とする可変
遅延回路。 - 【請求項３】 ディジタル論理回路に用いる可変遅延回
路において、ＯＲゲートの一方の入力端子にＮＯＲゲー
トの出力端子を接続したものを基本単位回路とし、該基
本単位回路のＯＲゲートの出力端子を隣接する基本単位
回路のＯＲゲートの他方の入力端子に接続して複数の基
本単位回路を縦続接続し、前記複数の基本単位回路のＮ
ＯＲゲート群の一方の入力端子は互いに接続して共通の
入力信号を印加し、他方の入力端子には選択信号を印加
して遅延時間を選択可変にしたことを特徴とする可変遅
延回路。 - 【請求項４】 ディジタル論理回路に用いる可変遅延回
路において、ＡＮＤゲートの一方の入力端子にＮＡＮＤ
ゲートの出力端子を接続したものを基本単位回路とし、
該基本単位回路のＡＮＤゲートの出力端子を隣接する基
本単位回路のＡＮＤゲートの他方の入力端子に接続して
複数の基本単位回路を縦続接続し、前記複数の基本単位
回路のＮＡＮＤゲート群の一方の入力端子は互いに接続
して共通の入力信号を印加し、他方の入力端子には選択
信号を印加して遅延時間を選択可変にしたことを特徴と
する可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101847A JPH06291604A (ja) | 1993-04-06 | 1993-04-06 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101847A JPH06291604A (ja) | 1993-04-06 | 1993-04-06 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291604A true JPH06291604A (ja) | 1994-10-18 |
Family
ID=14311450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101847A Withdrawn JPH06291604A (ja) | 1993-04-06 | 1993-04-06 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291604A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002084170A (ja) * | 2000-09-11 | 2002-03-22 | Mitsubishi Electric Corp | 可変遅延回路 |
| JP2003017988A (ja) * | 2001-06-29 | 2003-01-17 | Advantest Corp | 遅延回路、及び試験装置 |
| JPWO2006025285A1 (ja) * | 2004-08-30 | 2008-05-08 | 株式会社アドバンテスト | 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス |
| JP2008228066A (ja) * | 2007-03-14 | 2008-09-25 | Fujitsu Ltd | 遅延回路 |
| JP2016181857A (ja) * | 2015-03-25 | 2016-10-13 | ラピスセミコンダクタ株式会社 | スキュー調整装置 |
| CN108390666A (zh) * | 2018-04-26 | 2018-08-10 | 佛山科学技术学院 | 一种延时电路 |
| WO2023048978A3 (en) * | 2021-09-25 | 2023-05-04 | Qualcomm Incorporated | Adaptive clock duty-cycle controller |
| US11855645B2 (en) | 2021-09-25 | 2023-12-26 | Qualcomm Incorporated | Adaptive clock duty-cycle controller |
-
1993
- 1993-04-06 JP JP5101847A patent/JPH06291604A/ja not_active Withdrawn
Cited By (8)
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|---|---|---|---|---|
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| CN108390666A (zh) * | 2018-04-26 | 2018-08-10 | 佛山科学技术学院 | 一种延时电路 |
| WO2023048978A3 (en) * | 2021-09-25 | 2023-05-04 | Qualcomm Incorporated | Adaptive clock duty-cycle controller |
| US11855645B2 (en) | 2021-09-25 | 2023-12-26 | Qualcomm Incorporated | Adaptive clock duty-cycle controller |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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