JPS6083415A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPS6083415A JPS6083415A JP58192164A JP19216483A JPS6083415A JP S6083415 A JPS6083415 A JP S6083415A JP 58192164 A JP58192164 A JP 58192164A JP 19216483 A JP19216483 A JP 19216483A JP S6083415 A JPS6083415 A JP S6083415A
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- JP
- Japan
- Prior art keywords
- signal
- selection
- circuit
- delay
- selector
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0009—Time-delay networks
Landscapes
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えばディジタルビデオ信号の処理に適用
される可変遅延回路に関する。
される可変遅延回路に関する。
「背景技術とその問題点Ｊ
ディジタルのＮＴＳＣコンポジットカラービデオ信号を
Ｙ／ｃ分離する場合、色分離フィルタてより搬送色信号
を分離し、コンポジットカラービデオ信号から搬送色信
号を減算することにより輝度信号を得るように外される
。色分離フィルタは、１次元の簡単なバンドパスフィル
タを用いた場合でも、１０段〜２０段の遅延素子に相当
する遅延量を持つことになるので、この遅延量と等しい
遅延回路を必要とする。
Ｙ／ｃ分離する場合、色分離フィルタてより搬送色信号
を分離し、コンポジットカラービデオ信号から搬送色信
号を減算することにより輝度信号を得るように外される
。色分離フィルタは、１次元の簡単なバンドパスフィル
タを用いた場合でも、１０段〜２０段の遅延素子に相当
する遅延量を持つことになるので、この遅延量と等しい
遅延回路を必要とする。
このＹ７ｃ分離の他に広く遅延回路がディジタル信号処
理において用いられる。汎用性のある遅延回路とするた
めに、遅延量を制御信号により設定できる可変遅延回路
の構成が好ましい。第１図は、従来の可変遅延回路の一
例を示す。ｎ段のレジメタＪ ＋Ｒ２＋Ｒ３＋””””
・、Ｒｎ−、、Ｒｎが直列接続された／ノドレジスタ１
に入力データが供給され、これらのレジスタの段間及び
レジスタＲｎの出力から夫々取り出されたｎビットがセ
レクタ２に供給される。シフトレジスタ１は、入力デー
タと同期したクロックによりシフト動作を行なうもので
、セレクタ２は、ｎビットから１ビツトを選択して出力
するものである。セレクタ２がどのビットを選択するか
がデコーダ３の出力によって制御される。しだがって、
デコーダ３に供給される選択信号によって遅延量を希望
するものにできる。
理において用いられる。汎用性のある遅延回路とするた
めに、遅延量を制御信号により設定できる可変遅延回路
の構成が好ましい。第１図は、従来の可変遅延回路の一
例を示す。ｎ段のレジメタＪ ＋Ｒ２＋Ｒ３＋””””
・、Ｒｎ−、、Ｒｎが直列接続された／ノドレジスタ１
に入力データが供給され、これらのレジスタの段間及び
レジスタＲｎの出力から夫々取り出されたｎビットがセ
レクタ２に供給される。シフトレジスタ１は、入力デー
タと同期したクロックによりシフト動作を行なうもので
、セレクタ２は、ｎビットから１ビツトを選択して出力
するものである。セレクタ２がどのビットを選択するか
がデコーダ３の出力によって制御される。しだがって、
デコーダ３に供給される選択信号によって遅延量を希望
するものにできる。
この従来の可変遅延回路は、段数ｎが大きくなるにした
がってセレクタ２及びデコーダ３における伝播遅延が大
きくなると共に、セレクタ２の構成が複雑となる問題点
があった。したがって、ザンゾリング周期が９０ ｎ５
ｅｃのように短いディジタルビデオ信号の場合には、各
クロックごとに所望の信号を安定な状態で得ることがで
きなかった。
がってセレクタ２及びデコーダ３における伝播遅延が大
きくなると共に、セレクタ２の構成が複雑となる問題点
があった。したがって、ザンゾリング周期が９０ ｎ５
ｅｃのように短いディジタルビデオ信号の場合には、各
クロックごとに所望の信号を安定な状態で得ることがで
きなかった。
「発明の目的」
しだがって、この発明の目的は、ディジタルビデオ信号
のような高速のディジタル信号の場合でも、安定に出力
を取り出すことができると共に、各クロックごとに出力
信号の入力信号に対する遅延量を変えることができる可
変遅延回路を提供することにある。
のような高速のディジタル信号の場合でも、安定に出力
を取り出すことができると共に、各クロックごとに出力
信号の入力信号に対する遅延量を変えることができる可
変遅延回路を提供することにある。
「発明の概要」
この発明は、ディジタル入力信号が供給され、単位遅延
段が複数段直列に接続されたシフトレジスタと、選択信
号形成回路と、シフトレジスタから取り出された複数の
遅延時間の異々る出力信号から選択信号形成回路よシの
選択信号に応じて一つの信号を選択する信号選択回路と
を有する可変遅延回路である。
段が複数段直列に接続されたシフトレジスタと、選択信
号形成回路と、シフトレジスタから取り出された複数の
遅延時間の異々る出力信号から選択信号形成回路よシの
選択信号に応じて一つの信号を選択する信号選択回路と
を有する可変遅延回路である。
この発明は、信号選択回路をＮ個の第１の単位選択回路
と第２の単位選択回路とに分割する。第１の単位選択回
路は、シフトレジスタの複数の出力信号のうちＭ個の出
力信号が入力され、このうちの一つの信号を選択するも
のである。第２の単位選択回路は、Ｎ個の第１の単位選
択回路の出力が供給され、このうちの一つの信号を選択
するものである。少なくとも第２の単位選択回路の入出
力線に信号をその１クロック周期の時間遅延する遅延回
路が挿入されることによりパイプライン処理が施される
。更に、選択信号、は１クロック周期毎に変化し得るよ
うになされると共に、選択信号形成回路の出力側に遅延
回路が挿入される。
と第２の単位選択回路とに分割する。第１の単位選択回
路は、シフトレジスタの複数の出力信号のうちＭ個の出
力信号が入力され、このうちの一つの信号を選択するも
のである。第２の単位選択回路は、Ｎ個の第１の単位選
択回路の出力が供給され、このうちの一つの信号を選択
するものである。少なくとも第２の単位選択回路の入出
力線に信号をその１クロック周期の時間遅延する遅延回
路が挿入されることによりパイプライン処理が施される
。更に、選択信号、は１クロック周期毎に変化し得るよ
うになされると共に、選択信号形成回路の出力側に遅延
回路が挿入される。
「実施例」
以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、第２図に示すように、１６段の
レジスタＲ，，Ｒ２，・・・・・・・Ｒ＋５１ＲＩ６で
構成され、図示せずも、入力データのザンプリングクロ
ツクと同期したシフトパルスが供給されるシフトレジス
タ１１と、破線で囲んで示すセレクタブロック１２と、
破線で囲んで示すデコーダブロック１３とからなるもの
である。
する。この一実施例は、第２図に示すように、１６段の
レジスタＲ，，Ｒ２，・・・・・・・Ｒ＋５１ＲＩ６で
構成され、図示せずも、入力データのザンプリングクロ
ツクと同期したシフトパルスが供給されるシフトレジス
タ１１と、破線で囲んで示すセレクタブロック１２と、
破線で囲んで示すデコーダブロック１３とからなるもの
である。
シフトレジスタ１１に直列の入力データが供給され、レ
ジスタＲ１〜ＲＩ６の段間及びレジスタＲＩ６の出力側
から１６個の出力信号が取り出される。この１６個の出
力信号の４個ずつの出力信号がセレクタブロック１２の
セレクタ２１，２２，２３゜２４に供給される。つまり
、レジスタＲ１〜Ｒ５の直列接続の段間かも取シ出され
た４個の出力信号がセレクタ２１に供給゛され、レジス
タＲ５〜Ｒ０の直列接続の段間から取シ出された４個の
出力信号がセレクタ２２に供給され、レジスタＲ９〜Ｒ
Ｉ３の直列接続の股間から取シ出された４個の出力信号
がセレクタ２３に供給され、レジスタＲ１３〜Ｒ１６の
直列接続の段間から取り出された４個の出力信号がセレ
クタ２４に供給される。この一実施例は、（Ｎ＝４ ）
、（Ｍ＝４ ）の構成である。データ幅は、この一実施
例では、説明の簡単のため１ビツトとしているが、デー
タ幅が複数ビットの場合には、ビット数と等しい数のシ
フトレジスタ１１及びセレクタブロック１２を並列に設
ければ良い。
ジスタＲ１〜ＲＩ６の段間及びレジスタＲＩ６の出力側
から１６個の出力信号が取り出される。この１６個の出
力信号の４個ずつの出力信号がセレクタブロック１２の
セレクタ２１，２２，２３゜２４に供給される。つまり
、レジスタＲ１〜Ｒ５の直列接続の段間かも取シ出され
た４個の出力信号がセレクタ２１に供給゛され、レジス
タＲ５〜Ｒ０の直列接続の段間から取シ出された４個の
出力信号がセレクタ２２に供給され、レジスタＲ９〜Ｒ
Ｉ３の直列接続の股間から取シ出された４個の出力信号
がセレクタ２３に供給され、レジスタＲ１３〜Ｒ１６の
直列接続の段間から取り出された４個の出力信号がセレ
クタ２４に供給される。この一実施例は、（Ｎ＝４ ）
、（Ｍ＝４ ）の構成である。データ幅は、この一実施
例では、説明の簡単のため１ビツトとしているが、デー
タ幅が複数ビットの場合には、ビット数と等しい数のシ
フトレジスタ１１及びセレクタブロック１２を並列に設
ければ良い。
セレクタ２１，２２，２３．２４は、夫々４個の入力の
うち１個を選択して出力するものである。
うち１個を選択して出力するものである。
これらのセレクタ２１〜２４の出力がレジスタＲ２□＋
Ｒ２□＋Ｒ２３＋Ｒ２４に供給される。これらのレジス
タＲ２□〜Ｒ２４の夫々の出力がセレクタ２５に供給さ
凡る。このセレクタ２５は、４個の入力のうちの１個を
選択して出力するもので、セレクタ２５の出力がレジス
タＲ２６に供給される。このレジスタＲ２５から入力に
対して所定のクロック周期の遅延を有する出力データが
取シ出される。
Ｒ２□＋Ｒ２３＋Ｒ２４に供給される。これらのレジス
タＲ２□〜Ｒ２４の夫々の出力がセレクタ２５に供給さ
凡る。このセレクタ２５は、４個の入力のうちの１個を
選択して出力するもので、セレクタ２５の出力がレジス
タＲ２６に供給される。このレジスタＲ２５から入力に
対して所定のクロック周期の遅延を有する出力データが
取シ出される。
デコーダブロック１３には、４ビツトの選択信号が供給
され、そのうちの下位２ビットＳ１．Ｓ２がレジスタ３
１を介してデコーダ３２に供給され、４ビツトの選択信
号Ｐｌ−Ｐ４に変換される。この選択信号Ｐ１〜Ｐ４が
レジスタ３３に供給される。選択信号の上位２ビットＳ
３．Ｓ４がレジスタ３４を介してデコーダ３５に供給さ
れ、４ビツトの選択信号Ｑ１〜Ｑ４に変換される。この
デコーダ３５の出力がレジスタ３６を介してレジスタ３
７に供給される。
され、そのうちの下位２ビットＳ１．Ｓ２がレジスタ３
１を介してデコーダ３２に供給され、４ビツトの選択信
号Ｐｌ−Ｐ４に変換される。この選択信号Ｐ１〜Ｐ４が
レジスタ３３に供給される。選択信号の上位２ビットＳ
３．Ｓ４がレジスタ３４を介してデコーダ３５に供給さ
れ、４ビツトの選択信号Ｑ１〜Ｑ４に変換される。この
デコーダ３５の出力がレジスタ３６を介してレジスタ３
７に供給される。
レジスタ３３からの選択信号Ｐ１〜Ｐ４によって、セレ
クタ２１．２２．２３．２４が制御され、レジスタ３７
からの選択信号Ｑ１〜Ｑ４によって、セレクタ２５が制
御される。
クタ２１．２２．２３．２４が制御され、レジスタ３７
からの選択信号Ｑ１〜Ｑ４によって、セレクタ２５が制
御される。
第３図は、デコーダ３２の一例の構成を示す。
ＡＮＤゲート４１．４２，４３．４４が設けられ、ＡＮ
Ｄゲート４１に選択信号の２ビツトｓ１及びｓ２が供給
され、ＡＮＤゲート４２に磨及びｓ２が供給され、ＡＮ
Ｄゲート４３に８１及び［２が供給され、ＡＮＤゲート
４４に５及び９が供給される。したがって、デコーダ３
２の出力に取り出される選択信号Ｐ１〜Ｐ４は、そのう
ちの１ビツトが１で他の全てのビットが０のものである
。
Ｄゲート４１に選択信号の２ビツトｓ１及びｓ２が供給
され、ＡＮＤゲート４２に磨及びｓ２が供給され、ＡＮ
Ｄゲート４３に８１及び［２が供給され、ＡＮＤゲート
４４に５及び９が供給される。したがって、デコーダ３
２の出力に取り出される選択信号Ｐ１〜Ｐ４は、そのう
ちの１ビツトが１で他の全てのビットが０のものである
。
第４図は、セレクタ２１の一例の構成を示す。
４個のＡＮＤゲート４５，４６，４７．４８の夫々の一
方の入力端子にノントレジスタ１１のレジスタＲ１〜Ｒ
４の出力ｘＩ ＋Ｘ２ ＋Ｘ３ ＋ｘ４が供給され、夫
々の他方の入力端子にデコーダ３２で形成された選択信
号Ｐ１〜Ｐ４がレジスタ３３がら供給される。
方の入力端子にノントレジスタ１１のレジスタＲ１〜Ｒ
４の出力ｘＩ ＋Ｘ２ ＋Ｘ３ ＋ｘ４が供給され、夫
々の他方の入力端子にデコーダ３２で形成された選択信
号Ｐ１〜Ｐ４がレジスタ３３がら供給される。
ＡＮＤゲート４５−４８の出方がＯＲゲー１−４９に供
給され、このＯＲゲート４９がら出力信号Ｙが取り出さ
れる。選択信号Ｐ１〜Ｐ４により、４個のＡＮＤケや−
ト４５〜４８のうちの１個を通じて、Ｘ１〜Ｘ４のうち
の１個が出力信号Ｙとして取り出される。
給され、このＯＲゲート４９がら出力信号Ｙが取り出さ
れる。選択信号Ｐ１〜Ｐ４により、４個のＡＮＤケや−
ト４５〜４８のうちの１個を通じて、Ｘ１〜Ｘ４のうち
の１個が出力信号Ｙとして取り出される。
デコーダ３５は、図示せずも、第３図に示すものと同様
の構成とされる。セレクタ２２．２３゜２４．２５は、
図示せずも第４図に示すものと同様の構成とされる。選
択信号の下位２ビットＳ、。
の構成とされる。セレクタ２２．２３゜２４．２５は、
図示せずも第４図に示すものと同様の構成とされる。選
択信号の下位２ビットＳ、。
Ｓ２に応じて選択されたシフトレジスタ１１の出力信号
がセレクタ２１．２２．２３．２４から取り出される。
がセレクタ２１．２２．２３．２４から取り出される。
寸だ、選択信号の上位２ビットＳ３＋’Ｓ４即ちデコー
ダ３５で形成された選択信号Ｑ１〜Ｑ４に応じてセレク
タ２１〜２４の出力信号のうちの１個をセレクタ２５が
選択する。したがって、ソフトレジスタ１１からの１６
個の出力信号のうちの選択信号Ｓ１〜Ｓ４と対応する１
個が出力信号として取シ出される。
ダ３５で形成された選択信号Ｑ１〜Ｑ４に応じてセレク
タ２１〜２４の出力信号のうちの１個をセレクタ２５が
選択する。したがって、ソフトレジスタ１１からの１６
個の出力信号のうちの選択信号Ｓ１〜Ｓ４と対応する１
個が出力信号として取シ出される。
選択信号Ｓ１〜Ｓ４が全てＯの時は、レジスタＲ１から
セレクタ２１．レジスタＲ２０，セレクタ２５゜レジス
タＲ２５−ｔでに至るパスを介して入力データが取り出
され、したがって、最Ｖ］１遅延量が３段のレジスタと
なる。選択信号Ｓ１〜Ｓ４が全て１の時は、シフトレジ
スタ１１のレジスクＲ１〜Ｒ１６，セレクタ２４、レジ
スタＲ２４，セレクタ２５．レジスタＲ２５捷でに至る
パスを介して入力データが取り出され、したがって、最
大遅延量が１８段のレジスタとなる。この３段から１８
段の範囲で選択信号Ｓ１〜Ｓ４によシ所定の遅延量が設
定される。つま気この一実施例は、第５図に示すように
、０〜１５段の範囲で遅延量を可変される可変遅延回路
５１に３段のレジスタＲ３□、Ｒ３□、Ｒ３３が接続さ
れた構成と等価である。ディジタルビチオ信号処理等の
フィードバックループを持たないテイジタル信号処理で
は、１０段程度の固定された遅延量は、特に問題となら
ず、最小遅延量が３段でも不都合は生じない。
セレクタ２１．レジスタＲ２０，セレクタ２５゜レジス
タＲ２５−ｔでに至るパスを介して入力データが取り出
され、したがって、最Ｖ］１遅延量が３段のレジスタと
なる。選択信号Ｓ１〜Ｓ４が全て１の時は、シフトレジ
スタ１１のレジスクＲ１〜Ｒ１６，セレクタ２４、レジ
スタＲ２４，セレクタ２５．レジスタＲ２５捷でに至る
パスを介して入力データが取り出され、したがって、最
大遅延量が１８段のレジスタとなる。この３段から１８
段の範囲で選択信号Ｓ１〜Ｓ４によシ所定の遅延量が設
定される。つま気この一実施例は、第５図に示すように
、０〜１５段の範囲で遅延量を可変される可変遅延回路
５１に３段のレジスタＲ３□、Ｒ３□、Ｒ３３が接続さ
れた構成と等価である。ディジタルビチオ信号処理等の
フィードバックループを持たないテイジタル信号処理で
は、１０段程度の固定された遅延量は、特に問題となら
ず、最小遅延量が３段でも不都合は生じない。
この一実施例では、セレクタ２１〜２５の夫々の入力側
及び出力側にレジスタが設けられると共に、デコーダ３
２及び３５の夫々の入力側及び出力側］にレジスタか設
けられている。デコーダ３５の出力側に１段でなく２段
のレジスタ３６．３７が接続されるのは、レジスタＲ２
□、Ｒ２゜、Ｒ２３，１＜２４で生じる遅れを補償する
ためである。このようなパイプライン処理により、セレ
クタブロック１２とデコーダブロック１３におけるゲー
ト遅延の影響を少なくでき、ディジタルビデオ信号のよ
うな高速なデータの場合でも、各クロックごとに、遅延
量を選択することができる。
及び出力側にレジスタが設けられると共に、デコーダ３
２及び３５の夫々の入力側及び出力側］にレジスタか設
けられている。デコーダ３５の出力側に１段でなく２段
のレジスタ３６．３７が接続されるのは、レジスタＲ２
□、Ｒ２゜、Ｒ２３，１＜２４で生じる遅れを補償する
ためである。このようなパイプライン処理により、セレ
クタブロック１２とデコーダブロック１３におけるゲー
ト遅延の影響を少なくでき、ディジタルビデオ信号のよ
うな高速なデータの場合でも、各クロックごとに、遅延
量を選択することができる。
なお、シフトレジスタの段数、セレクタの入力数及びそ
の個数、セレクタのトリー状の配置の段数などは、上述
の一実施例以外に種々の値が可能である。
の個数、セレクタのトリー状の配置の段数などは、上述
の一実施例以外に種々の値が可能である。
「発明の効果」
この発明に依れば、セレクタをトリー状の配置とすると
共にセレクタにパイプライン処理を施すことにより、セ
レクタのゲート遅延の影響を小さくでき、高速のデータ
の処理を可能にした可変遅延回路を実現できる。これと
共に、この発明は、デコーダに対してパイプライン処理
を施しているので、遅延量の設定をクロック毎に行なう
ことができる。
共にセレクタにパイプライン処理を施すことにより、セ
レクタのゲート遅延の影響を小さくでき、高速のデータ
の処理を可能にした可変遅延回路を実現できる。これと
共に、この発明は、デコーダに対してパイプライン処理
を施しているので、遅延量の設定をクロック毎に行なう
ことができる。
第１図は従来の可変遅延回路のブロック図、第２図はこ
の発明の一実施例のブロック図、第３図はデコーダの一
例のブロック図、第４図はセレクタの一例のブロック図
、第５図はこの発明の一実施例の等制約なブロック図で
ある。 １１・・・・・・・・・シフトレジスタ、１２・・・・
・・・・セレクタブロック、１３・・・・・・・・デコ
ーダブロック、２１゜２２．２３，２４．２５・・・・
・・・・セレクタ、３２゜３５・・・・・・・デコーダ
。 代理人 杉 浦 正 知
の発明の一実施例のブロック図、第３図はデコーダの一
例のブロック図、第４図はセレクタの一例のブロック図
、第５図はこの発明の一実施例の等制約なブロック図で
ある。 １１・・・・・・・・・シフトレジスタ、１２・・・・
・・・・セレクタブロック、１３・・・・・・・・デコ
ーダブロック、２１゜２２．２３，２４．２５・・・・
・・・・セレクタ、３２゜３５・・・・・・・デコーダ
。 代理人 杉 浦 正 知
Claims (1)
- ディジタル入力信号が供給され、単位遅延段が複数段直
列に接続されたシフトレジスタと、選択信号形成回路と
、上記シフトレジスタから取り出された複数の遅延時間
の異なる出力信号から上記選択信号形成回路からの選択
信号に応じて一つの信号を選択する信号選択回路とを有
し、上記信号選択回路は上記複数の出力信号のうちＭ個
の出力信号が入力され一つの信号が選択される第１の単
位選択回路がＮ個と、これらＮ個の第１の単位選択回路
の出力が供給され、一つの信号が選択される第２の単位
選択回路とが設けられてなり、少なくとも上記第２の単
位選択回路の入出力線に信号をその１クロック周期の時
間遅延する遅延回路が挿入されることによりパイプライ
ン処理が施され、上記選択信号は１クロック周期毎に変
化し得るようになされると共に、上記選択信号形成回路
の出力側に遅延回路が挿入されてなることを特徴とする
可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192164A JPH07112146B2 (ja) | 1983-10-14 | 1983-10-14 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192164A JPH07112146B2 (ja) | 1983-10-14 | 1983-10-14 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083415A true JPS6083415A (ja) | 1985-05-11 |
| JPH07112146B2 JPH07112146B2 (ja) | 1995-11-29 |
Family
ID=16286749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192164A Expired - Lifetime JPH07112146B2 (ja) | 1983-10-14 | 1983-10-14 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112146B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62253223A (ja) * | 1986-04-25 | 1987-11-05 | Toshiba Corp | 同期式カウンタのリセット回路 |
| JPH01231426A (ja) * | 1987-11-26 | 1989-09-14 | Toshiba Corp | データ選択回路 |
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| JPS56137755A (en) * | 1980-03-29 | 1981-10-27 | Nec Corp | Parallel-series converting circuit |
-
1983
- 1983-10-14 JP JP58192164A patent/JPH07112146B2/ja not_active Expired - Lifetime
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Also Published As
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| JPH07112146B2 (ja) | 1995-11-29 |
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