JPH0470135A - 可変長シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、例えばパケットデータのフレーム先頭を示す
一定周期のＦビット（ｂｉｔ）信号に、設定値通りの遅
延を与えるための可変長シフトレジスタ回路に関する。

上記のフレーム先頭ビット信号は、同期検出等に用いら
れるが、このフレーム先頭Ｆビット信号を処理するに際
して、信号のゆらぎや他の回路での処理時間等を考慮し
て、このフレーム先頭Ｆビット信号をある設定時間だけ
遅延させる必要があるが、かかる場合に、可変長シフト
レジスタ回路が使用される。すなわち、第９，１０図に
示すように、フレーム先頭Ｆビット信号が一定の周期Ｔ
で、可変長シフトレジスタ回路１００に入力されると、
この可変長シフトレジスタ回路１００で設定された遅延
幅τｄだけ遅延せしめられて同周期Ｔのフレーム先頭Ｆ
ビット信号が出力されるのである。

［従来の技術］ 第５図は従来の可変長シフトレジスタ回路のブロック図
であるが、この第５図に示す可変長シフトレジスタ回路
は、７つのシフトレジスタブロック１−０〜１−６をそ
なえており、更にこの可変長シフトレジスタ回路には、
各シフトレジスタブロック１−〇〜１−６の出力信号ま
たはシフトレジスタブロック１−０〜１−６の入力側の
信号のいずれかを選択するために、各シフトレジスタブ
ロック１−０〜１−６に対応してセレクタ２−０〜２−
６が設けられている。

なお、シフトレジスタブロック（２’段シフトレジスタ
ブロック）１−０は１（＝２°）個のシフトレジスタか
らなり、シフトレジスタブロック（２１段シフトレジス
タブロック）１−１は２（＝２１）個のシフトレジスタ
からなり、シフトレジスタブロック（２２段シフトレジ
スタブロック）１−２ハ４　（＝２”）個のシフトレジ
スタからなり、シフトレジスタブロック（２１′段シフ
トレジスタブロック）１−３は８　（＝２３）個のシフ
トレジスタからなり、シフトレジスタブロック（２４段
シフトレジスタブロック）１−４は１６（＝２’）個の
シフトレジスタからなり、シフトレジスタブロック（２
ｓ段シフトレジスタブロック）１−５は３２（＝２’）
個のシフトレジスタからなり、シフトレジスタブロック
（２″段シフトレジスタブロック）１−６は６４　（＝
２’）個のシフトレジスタからなる。

また、各セレクタ２−０〜２−６には、遅延設定用の２
値信号Ｓ、〜Ｓ、が供給されるようになっており、この
２値信号が「１」のときはセレクタはシフトレジスタブ
ロックの出力信号を選択し、この２値信号が「０」のと
きはセレクタはシフトレジスタブロックの入力側の信号
を選択するようになっている。

これにより、この回路のレジスタ段数りはＬ：’６４（
Ｓ、）＋３２（Ｓ、）＋１６（Ｓ、Ｄ８（Ｓ、）＋４（
Ｓ、）＋２（Ｓｌ）＋（Ｓ、）となる。

従って、上記の８０〜Ｓ１の設定により、それぞれのシ
フトレジスタブロック１−０〜１−６の出力がセレクタ
２−０〜２−６により選択され、表１に示すレジスタ段
数の設定に示す通り、０〜１２７段のシフトレジスタが
実現されるようになっている。

て「１」にすると、１２７段遅延が可能になり、Ｓ０〜
Ｓ、を全てｒＱＪにすると、０段遅延（遅延なし）が可
能となることがわかる。

［発明が解決しようとする課題］ ところが、フレーム先頭Ｆビット信号の一定周期をＴと
し、シフトレジスタ回路内のクロック周期をＴｃとして
、第６図（ａ）、（ｂ）に示すように、Ｔ＜（ＴｃＸ１
２７）とすれば、レジスタ段数の設定値を現在使用され
ている値より小さい値に切り替えると、１つ前にこのシ
フトレジスタ回路に入力したＦビット信号がこのシフト
レジスタ回路内に残ってしまう。

すなわち、今、レジスタ段数を１２７としているときの
可変長シフトレジスタ回路入力前のＦビット信号、クロ
ックＩｓＯ〜Ｓｏｌ可変長シフトレジスタ回路出力後の
Ｆビット信号のタイミングチャートを示すと、第７図（
ａ）〜（ｄ）のようになるが、例えばレジスタ段数を切
り替えて、レジスタ段数を１とすると、このときの可変
長シフトレジスタ回路入力前のＦビット信号、クロック
。

Ｓ、、Ｓ□〜Ｓ　Ｇ　を可変長シフトレジスタ回路出力
後のＦビット信号のタイミングチャートは、第８図（ａ
）〜（ｅ）のようになる。この第７，８図かられかるよ
うに、レジスタ段数の設定値を現在使用されている値よ
り小さい値に切り替えると、１つ前にこのシフトレジス
タ回路に入力したＦビット信号がこのシフトレジスタ回
路内に残ってしまうため、これが設定値通りのＦビット
信号が出力される前に、出力されてしまい、誤動作の原
因となる。

本発明は、このような問題点に鑑みてなされたもので、
レジスタ段数を切り替えた後に、シフトレジスタ回路内
に残っている信号を出力しないようにして、誤動作を防
ぎながら設定値通りの遅延を行なえるようにした、可変
長シフトレジスタ回路を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図であるが、この第１図
において、１−１（ｉ＝ｏ、１，２．・・）はシフトレ
ジスタブロックで、このシフトレジスタブロックｌ−ｉ
は、２１個のシフトレジスタからなる。

２−ｉはセレクタで、このセレクタ２−ｉは、シフトレ
ジスタブロック１−ｉの出力信号またはシフトレジスタ
ブロック１−ｉの入力側の信号のいずれかを選択するた
めに、各シフトレジスタブロック１−ｉに対応して設け
られたものである。

３−ｉはスイッチで、このスイッチ３−ｉは。

各シフトレジスタブロック１−ｉの入力側に設けられ、
信号をシフトレジスタブロックｌ−ｉの入力側またはシ
フトレジスタブロック１−ｉをパスしたセレクタ２−ｉ
の入力側のいずれかに切り替えるものである。なお、２
値信号Ｓｉが「０」のとき、セレクタ２−ｉはシフトレ
ジスタブロック１−ｉの入力側の信号を選択するととも
に、スイッチ３−ｉは「１」に出力し、２値信号Ｓｉが
「１」のとき、セレクタ２−ｉはシフトレジスタブロッ
ク１−ｉの出力信号を選択するとともに、スイッチ３−
ｉは「２」に出力するようになっている。

このようにして、シフトレジスタの段数はレジスタ長セ
レクト情報Ｓｉにより設定され、これにより０〜Σ２１
段のシフトレジスタを実現するものである。

［作　用］ 上述の本発明の可変長シフトレジスタ回路では、Ｓ０〜
Ｓｉを全て「１ノにすることで、８２１段シフト状態と
なる。

そして５次にレジスタ段数の設定値を現在使用されてい
る値より小さい値に切り替えると、セレクタ２−ｉとス
イッチ３−ｉとがＳｉの値の応じて連動して切り替わる
ため、１つ前にこのシフトレジスタ回路に入力した信号
はこのシフトレジスタ回路から出力されることはなく、
あとで入力された信号が出力される。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図で、この第
２図に示す可変長シフトレジスタ回路は、７つのシフト
レジスタブロック１−０〜１−６のほか、各シフトレジ
スタブロック１−〇〜１−６の出力信号またはシフトレ
ジスタブロック１−０〜１−６の入力側の信号のいずれ
かを選択するために、各シフトレジスタブロック１−０
〜１−６に対応して設けられるセレクタ２−０〜２−６
をそなえているが、更に各シフトレジスタブロック１−
〇〜１−６の入力側に、入力Ｆビット信号をシフトレジ
スタブロック１−０−１−６の入力側またはシフトレジ
スタブロック１−０〜１−６をパスしたセレクタ２−〇
〜２−６の入力側のいずれかに切り替えるべく、アント
ゲ−）−３１−０〜３１−６．３２−０〜３２−６と反
転回路３３−０〜３３−６とからなるスイッチ３−０〜
３−６が設けられている。

なお、シフトレジスタブロック（２°段シフトレジスタ
ブロック）１−〇は１個のシフトレジスタからなり、シ
フトレジスタブロック（２１段シフトレジスタブロック
）１−１は２個のシフトレジスタからなり、シフトレジ
スタブロック（２２段シフトレジスタブロック）１−２
は４個のシフトレジスタからなり、シフトレジスタブロ
ック（２３段シフトレジスタブロック）１〜３は８個の
シフトレジスタからなり、シフトレジスタブロック（２
４段シフトレジスタブロック）１−４は１６個のシフト
レジスタからなり、シフトレジスタブロック（２５段シ
フトレジスタブロック）１−５は３２個のシフトレジス
タからなり、シフトレジスタブロック（２６段シフトレ
ジスタブロック）１−６は６４個のシフトレジスタから
なる点および各セレクタ２−０〜２−６には、遅延設定
用の２値信号８０〜ＳＧが供給されるようになっており
、この２値信号がｒｌＪのときはセレクタはシフトレジ
スタブロックの出力信号を選択し、この２値信号が「０
」のときはセレクタはシフトレジスタブロックの入力側
の信号を選択するようになっている点は、従来のものと
同じである。

また、２値信号Ｓ０〜Ｓ、がｒＱＪのとき、スイッチ３
−ｉは「１」に出力し５２値信号Ｓ。−８６が「１」の
とき、スイッチ３−ｉは「２」に出力するようになって
いる。

これにより、この回路のレジスタ段数りもＬ＝６４（Ｓ
、）＋３２（Ｓ、）＋１６（Ｓ４）＋８（５，）＋４（
Ｓ、）＋２（Ｓ１ン＋（Ｓ、）となる。

従って、本回路においても、上記のＳ。−８６の設定に
より、それぞれのシフトレジスタブロック１−〇〜１−
６の出力がセレクタ２−０〜２−６により選択され、前
記表１に示すレジスタ段数の設定に示す通り、０〜１２
７段のシフトレジスタが実現されるようになっているの
である。

すなわち、この表１から１例えばＳ、〜Ｓ、を全てｒｌ
Ｊにすると、１２７段遅延が可能になり、Ｓ、〜Ｓ、を
全で「０」にすると、０段遅延（遅延なし）が可能とな
ることがわかる。

上述の構成により、Ｓ０〜Ｓ、を全て「１」にすること
で、入力された一定周期のＦビット信号は。

回路内で１２７段シフトして出力される［第３図（ａ）
〜（ｄ）参照］。

ところで、入力されたＦビット信号がこの回路から出力
される前に、次のＦビット信号が入力される場合におい
て、ＳａをｒｌＪ　、Ｓ、〜ｓ５を全て「０」にして、
１段シフト状態にする場合を考えると、次のようになる
。この場合は、セレクタ２−０．スイッチ３−０だけが
シフトレジスタブロック（２’シフトレジスタブロック
１−ｏ）側で、その他のセレクタ２−１〜２−６．スイ
ッチ３−１〜３−６は全てシフトレジスタブロックパス
側にあるので、先に入っている回路内のＦビット信号は
出力されずに、後で入力されたＦビット信号がとして出
力される。

今、最初に入力されたＦビット信号■がＳ。〜Ｓ、を全
て「１」にすることで、２１段シフトレジスタブロック
１−６にある時、次のＦビット信号■が入力され、その
時Ｓ。をｒｌＪ　、　Ｓ□〜ｓ５を全てＯ」にしたとす
ると、回路内に残ったＦビット信号■はスイッチ３−６
とセレクタ２−６とによって出られなくなり、これによ
り後で入力されたＦビット信号■だけがこの回路から■
′として出力される［第４図（ａ）〜（ｅ）参照コ。す
なわち、回路内に残ったＦビット信号は出力されず。

これによりレジスタ段数切替時に、誤動作を招く原因は
解消されるのである。

［発明の効果］ 以上詳述したように、本発明の可変長シフトレジスタ回
路によれば、レジスタ段数を切り替えても、シフトレジ
スタ回路内に残っている信号を出力しないようにするこ
とができ、これにより誤動作を防ぎながら設定値通りの
遅延を行なえるという利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３，４
図はいずれも本発明の一実施例の作用を説明するための
タイムチャート、 第５図は従来例を示すブロック図、 第６図はＦビット信号周期とシフトレジスタ内のクロッ
ク周期を１２７倍したものとを比較するための図、 第７，８図はいずれも従来例の作用を説明するためのタ
イムチャート、 第９，１０図はいずれも可変長シフトレジスタ回路の原
理を説明する図である。 図において、 １−ｉはシフトレジスタブロック、 ２−ｉはセレクタ、 ３−ｉはスイッチ、 ３１−１，３２−ｊはアンドゲート、 ３３−１は反転回路、 １００は可変長シフトレジスタ回路である。

Claims (1)

1. 【特許請求の範囲】 　一定周期で受信した信号に対し設定通りの遅延を与え
   るべく、 複数のシフトレジスタブロック（１−ｉ）と、該シフト
   レジスタブロック（１−ｉ）の出力信号または該シフト
   レジスタブロック（１−ｉ）の入力側の信号のいずれか
   を選択するために各シフトレジスタブロック（１−ｉ）
   に対応して設けられたセレクタ（２−ｉ）とをそなえ、 各シフトレジスタブロック（１−ｉ）の入力側に、信号
   を該シフトレジスタブロック（１−ｉ）の入力側または
   該シフトレジスタブロック（１−ｉ）をパスした該セレ
   クタ（２−ｉ）の入力側のいずれかに切り替えるスイッ
   チ（３−ｉ）が設けられたことを特徴とする、可変長シ
   フトレジスタ回路。