JPH04326617A - 信号切替回路 - Google Patents
信号切替回路Info
- Publication number
- JPH04326617A JPH04326617A JP9650091A JP9650091A JPH04326617A JP H04326617 A JPH04326617 A JP H04326617A JP 9650091 A JP9650091 A JP 9650091A JP 9650091 A JP9650091 A JP 9650091A JP H04326617 A JPH04326617 A JP H04326617A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- switching control
- signals
- signal switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は信号切替回路に関し、特
に、ＬＳＩのゲートアレイおよびスタンダードセル方式
等のおいて用いられる信号切替回路に関する。
に、ＬＳＩのゲートアレイおよびスタンダードセル方式
等のおいて用いられる信号切替回路に関する。
【０００２】
【従来の技術】従来の、この種の信号切替回路は、ＬＳ
Ｉをゲートアレイ方式およびスタンダードセル方式を用
いて設計する場合、機能ブロックとして予め用意されて
おり、これによる信号切替は、図３（ａ）に示されるよ
うに、入力データ信号Ｄ１ およびＤ２ に対応して、
インバータ１０〜１３および１６と、トランスファーゲ
ート１４および１５により構成される切替回路を介して
行われる。
Ｉをゲートアレイ方式およびスタンダードセル方式を用
いて設計する場合、機能ブロックとして予め用意されて
おり、これによる信号切替は、図３（ａ）に示されるよ
うに、入力データ信号Ｄ１ およびＤ２ に対応して、
インバータ１０〜１３および１６と、トランスファーゲ
ート１４および１５により構成される切替回路を介して
行われる。
【０００３】図３（ａ）において、信号切替制御信号Ｓ
１ およびＳ２ の入力に対応して、インバータ１２お
よび１３を介して、信号切替制御信号Ｓ１ およびＳ２
の反転信号が、それぞれ一対のＰＭＯＳトランジスタ
とＮＭＯＳトランジスタにより形成されるトランスファ
ーゲート１４ならびに１５に入力され、入力データ信号
Ｄ１ およびＤ２は、それぞれインバータ１０および１
１を経由して、対応するトランスファーゲート１４およ
び１５に入力されて、その内の一方の入力データ信号が
選択されて、インバータ１６を介して出力される。この
場合における、信号切替制御信号Ｓ１ およびＳ２ の
入力に対応する出力データ信号ＯＵＴの真理値表が図３
（ｂ）に示されている。即ち、Ｓ１ ＝“１”、Ｓ２
＝“０”の場合には、入力データ信号Ｄ１ が選択され
て出力され、Ｓ１ ＝“０”、Ｓ２ ＝“１”の場合に
は、入力データ信号Ｄ２ が選択されて出力される。
１ およびＳ２ の入力に対応して、インバータ１２お
よび１３を介して、信号切替制御信号Ｓ１ およびＳ２
の反転信号が、それぞれ一対のＰＭＯＳトランジスタ
とＮＭＯＳトランジスタにより形成されるトランスファ
ーゲート１４ならびに１５に入力され、入力データ信号
Ｄ１ およびＤ２は、それぞれインバータ１０および１
１を経由して、対応するトランスファーゲート１４およ
び１５に入力されて、その内の一方の入力データ信号が
選択されて、インバータ１６を介して出力される。この
場合における、信号切替制御信号Ｓ１ およびＳ２ の
入力に対応する出力データ信号ＯＵＴの真理値表が図３
（ｂ）に示されている。即ち、Ｓ１ ＝“１”、Ｓ２
＝“０”の場合には、入力データ信号Ｄ１ が選択され
て出力され、Ｓ１ ＝“０”、Ｓ２ ＝“１”の場合に
は、入力データ信号Ｄ２ が選択されて出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の信号切
替回路は、ＬＳＩをゲートアレイ方式およびスタンダー
ドセル方式の何れにおいて用いられる場合においても、
機能ブロックとして予め用意されており、入力データ信
号に対する切替処理としては、二つの入力データ信号に
対応する形で切替処理が行われているため、これらの二
つの入力データ信号としては、全く同時にレベル変化す
る必要があるが、ＬＳＩ内部におけるどの部分に配置さ
れるかによっては、ＬＳＩ外部からＬＳＩ内部に入力さ
れるデータ信号間に、当該信号切替回路に到達するまで
の間において伝播経路差による位相差が生じ、信号切替
作用に誤動作が発生するという欠点がある。
替回路は、ＬＳＩをゲートアレイ方式およびスタンダー
ドセル方式の何れにおいて用いられる場合においても、
機能ブロックとして予め用意されており、入力データ信
号に対する切替処理としては、二つの入力データ信号に
対応する形で切替処理が行われているため、これらの二
つの入力データ信号としては、全く同時にレベル変化す
る必要があるが、ＬＳＩ内部におけるどの部分に配置さ
れるかによっては、ＬＳＩ外部からＬＳＩ内部に入力さ
れるデータ信号間に、当該信号切替回路に到達するまで
の間において伝播経路差による位相差が生じ、信号切替
作用に誤動作が発生するという欠点がある。
【０００５】
【課題を解決するための手段】本発明の信号切替回路は
、二つの信号切替制御信号を用いて、二つのデータ信号
を切替え選択して出力する信号切替回路において、所定
の切替信号を受けて、前記二つのデータ信号の何れか一
方のデータ信号を選択して出力する信号選択回路と、前
記二つのデータ信号の切替えに当り、同時にレベル変更
することのない前記二つの信号切替制御信号を受けて、
前記切替信号を生成して出力するデータ選択論理回路と
、を備えて構成される。
、二つの信号切替制御信号を用いて、二つのデータ信号
を切替え選択して出力する信号切替回路において、所定
の切替信号を受けて、前記二つのデータ信号の何れか一
方のデータ信号を選択して出力する信号選択回路と、前
記二つのデータ信号の切替えに当り、同時にレベル変更
することのない前記二つの信号切替制御信号を受けて、
前記切替信号を生成して出力するデータ選択論理回路と
、を備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）は本発明の一実施例を示すブロ
ック図である。図１に示されるように、本実施例は、入
力データ信号Ｄ１ およびＤ２ と、信号切替制御信号
Ｓ１ およびＳ２ の入力に対応して、インバータ１、
２、６および９と、トランスファーゲート３および４と
、ＮＯＲ回路５と、ＥＸＮＯＲ回路７およびＥＸＯＲ回
路８とを備えて構成される。また、図１（ｂ）に示され
るのは、入力データ信号Ｄ１ およびＤ２ に対して、
信号切替制御信号Ｓ１ およびＳ２ の入力に対応する
選択出力されるデータ信号ＯＵＴを示す真理値表であり
、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）は、各主要信号を示すタイミングチャートである
。
ック図である。図１に示されるように、本実施例は、入
力データ信号Ｄ１ およびＤ２ と、信号切替制御信号
Ｓ１ およびＳ２ の入力に対応して、インバータ１、
２、６および９と、トランスファーゲート３および４と
、ＮＯＲ回路５と、ＥＸＮＯＲ回路７およびＥＸＯＲ回
路８とを備えて構成される。また、図１（ｂ）に示され
るのは、入力データ信号Ｄ１ およびＤ２ に対して、
信号切替制御信号Ｓ１ およびＳ２ の入力に対応する
選択出力されるデータ信号ＯＵＴを示す真理値表であり
、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）は、各主要信号を示すタイミングチャートである
。
【０００８】図１（ａ）において、切替対象の入力デー
タ信号Ｄ１ およびＤ２ は、それぞれインバータ１お
よび２を経由して反転され、それぞれ対応するトランス
ファーゲート３および４に入力される。他方、信号切替
制御信号Ｓ１ およびＳ２ は共にＮＯＲ回路５に入力
されて、その出力信号ａは、ＥＸＮＯＲ回路７およびＥ
ＸＯＲ回路８に入力され、また、信号切替制御信号Ｓ２
はインバータ６により反転されて、その出力信号ｂは
、同様にＥＸＮＯＲ回路７およびＥＸＯＲ回路８に入力
される。ＥＸＮＯＲ回路７およびＥＸＯＲ回路８の出力
信号ＡおよびＢは、トランスファーゲート３ならびに４
に入力され、入力データ信号Ｄ１ およびＤ２ に対す
る選択切替作用が行われる。この場合におけるトランス
ファーゲート３および４における選択切替作用としては
、ＥＸＮＯＲ回路７の出力信号Ａが“０”で、ＥＸＯＲ
回路８の出力信号Ｂが“１”の時には、トランスファー
ゲート３が通過状態となって、入力データ信号Ｄ１ が
選択されて出力され、インバータ９を介して出力データ
信号ＯＵＴとして出力される。また、ＥＸＮＯＲ回路７
の出力信号Ａが“１”でＥＸＯＲ路８の出力信号Ｂが“
０”の時には、トランスファーゲート４が通過状態とな
って、入力データ信号Ｄ２ が選択されて、インバータ
９を介して出力データ信号ＯＵＴとして出力される。こ
の場合における入力データ信号選択に関する真理値表は
、前述のように図１（ｂ）に示される。
タ信号Ｄ１ およびＤ２ は、それぞれインバータ１お
よび２を経由して反転され、それぞれ対応するトランス
ファーゲート３および４に入力される。他方、信号切替
制御信号Ｓ１ およびＳ２ は共にＮＯＲ回路５に入力
されて、その出力信号ａは、ＥＸＮＯＲ回路７およびＥ
ＸＯＲ回路８に入力され、また、信号切替制御信号Ｓ２
はインバータ６により反転されて、その出力信号ｂは
、同様にＥＸＮＯＲ回路７およびＥＸＯＲ回路８に入力
される。ＥＸＮＯＲ回路７およびＥＸＯＲ回路８の出力
信号ＡおよびＢは、トランスファーゲート３ならびに４
に入力され、入力データ信号Ｄ１ およびＤ２ に対す
る選択切替作用が行われる。この場合におけるトランス
ファーゲート３および４における選択切替作用としては
、ＥＸＮＯＲ回路７の出力信号Ａが“０”で、ＥＸＯＲ
回路８の出力信号Ｂが“１”の時には、トランスファー
ゲート３が通過状態となって、入力データ信号Ｄ１ が
選択されて出力され、インバータ９を介して出力データ
信号ＯＵＴとして出力される。また、ＥＸＮＯＲ回路７
の出力信号Ａが“１”でＥＸＯＲ路８の出力信号Ｂが“
０”の時には、トランスファーゲート４が通過状態とな
って、入力データ信号Ｄ２ が選択されて、インバータ
９を介して出力データ信号ＯＵＴとして出力される。こ
の場合における入力データ信号選択に関する真理値表は
、前述のように図１（ｂ）に示される。
【０００９】上記の入力データ信号Ｄ１ およびＤ２
の選択切替にかかわる主要信号のタイミングチャートは
、前述のように、図２（ａ）、（ｂ）、（ｃ）、（ｄ）
、（ｅ）および（ｆ）に示されるとうりであるが、それ
ぞれ信号切替制御信号Ｓ１ 、Ｓ２ 、ＮＯＲ回路５の
出力信号ａ、インバータ６の出力信号ｂ、ＥＸＮＯＲ回
路７の出力信号ＡおよびＥＸＯＲ回路８の出力信号Ｂの
タイミングチャートを示している。このタイミングチャ
ートにおいて、信号切替制御信号Ｓ１ およびＳ２ と
して切替制御作用に関与してとり得る状態、即ち入力デ
ータ信号Ｄ１ およびＤ２ がそれぞれ選択されて出力
されるタイミングは、上記の真理値表からも明らかなよ
うに、データ信号Ｄ１ についてはＴ３ のタイミング
であり、データ信号Ｄ２ については、Ｔ１ 、Ｔ２
およびＴ４ のタイミングである。例えば、タイミング
Ｔ１ において、入力データ信号Ｄ２ が選択されてい
る状態より、入力データ信号Ｄ１ を選択する状態に移
行する場合には、図２（ａ）、（ｂ）、（ｃ）、（ｄ）
、（ｅ）および（ｆ）において、信号切替制御信号Ｓ１
およびＳ２ のレベルを同時に変更することなしに、
先ず信号切替制御信号Ｓ１ のレべルのみをタイミング
Ｔ２ において“１”に変化させ、次いで、信号切替制
御信号Ｓ２ のレベルをタイミングＴ３ において“０
”に変化させて、タイミングＴ３ においてＤ１ を選
択するように操作することにより、二つの信号切替制御
信号Ｓ１ およびＳ２のレベルを同時に変化させること
を避けている。また、タイミングＴ３ において、入力
データ信号Ｄ１ が選択されている状態より、入力デー
タ信号Ｄ２ を選択する状態に移行する場合には、信号
切替制御信号Ｓ１ およびＳ２ のレベルを同時に変更
することなしに、信号切替制御信号Ｓ２ のレべルを“
０”レベルに保持したままの状態で、信号切替制御信号
Ｓ１ のレベルを“０”レベルに変化させて、タイミン
グＴ１ においてデータ信号Ｄ２ を選択している。
の選択切替にかかわる主要信号のタイミングチャートは
、前述のように、図２（ａ）、（ｂ）、（ｃ）、（ｄ）
、（ｅ）および（ｆ）に示されるとうりであるが、それ
ぞれ信号切替制御信号Ｓ１ 、Ｓ２ 、ＮＯＲ回路５の
出力信号ａ、インバータ６の出力信号ｂ、ＥＸＮＯＲ回
路７の出力信号ＡおよびＥＸＯＲ回路８の出力信号Ｂの
タイミングチャートを示している。このタイミングチャ
ートにおいて、信号切替制御信号Ｓ１ およびＳ２ と
して切替制御作用に関与してとり得る状態、即ち入力デ
ータ信号Ｄ１ およびＤ２ がそれぞれ選択されて出力
されるタイミングは、上記の真理値表からも明らかなよ
うに、データ信号Ｄ１ についてはＴ３ のタイミング
であり、データ信号Ｄ２ については、Ｔ１ 、Ｔ２
およびＴ４ のタイミングである。例えば、タイミング
Ｔ１ において、入力データ信号Ｄ２ が選択されてい
る状態より、入力データ信号Ｄ１ を選択する状態に移
行する場合には、図２（ａ）、（ｂ）、（ｃ）、（ｄ）
、（ｅ）および（ｆ）において、信号切替制御信号Ｓ１
およびＳ２ のレベルを同時に変更することなしに、
先ず信号切替制御信号Ｓ１ のレべルのみをタイミング
Ｔ２ において“１”に変化させ、次いで、信号切替制
御信号Ｓ２ のレベルをタイミングＴ３ において“０
”に変化させて、タイミングＴ３ においてＤ１ を選
択するように操作することにより、二つの信号切替制御
信号Ｓ１ およびＳ２のレベルを同時に変化させること
を避けている。また、タイミングＴ３ において、入力
データ信号Ｄ１ が選択されている状態より、入力デー
タ信号Ｄ２ を選択する状態に移行する場合には、信号
切替制御信号Ｓ１ およびＳ２ のレベルを同時に変更
することなしに、信号切替制御信号Ｓ２ のレべルを“
０”レベルに保持したままの状態で、信号切替制御信号
Ｓ１ のレベルを“０”レベルに変化させて、タイミン
グＴ１ においてデータ信号Ｄ２ を選択している。
【００１０】即ち、二つの信号切替制御信号Ｓ１ およ
びＳ２ のレベル切替えを同時に行わないために、デー
タ信号Ｄ１ およびＤ２ の切替えに伴なう誤動作は排
除される。
びＳ２ のレベル切替えを同時に行わないために、デー
タ信号Ｄ１ およびＤ２ の切替えに伴なう誤動作は排
除される。
【００１１】
【発明の効果】以上説明したように、本発明は、データ
信号切替用の二つの信号切替制御信号を、同時にレベル
変化することなしに作用させることにより、データ信号
切替えに伴なう誤動作を未然に防止することができると
いう効果がある。
信号切替用の二つの信号切替制御信号を、同時にレベル
変化することなしに作用させることにより、データ信号
切替えに伴なう誤動作を未然に防止することができると
いう効果がある。
【図１】本発明の一実施例を示すブロック図、およびこ
の実施例におけるデータ信号切替えの真理値表を示す図
である。
の実施例におけるデータ信号切替えの真理値表を示す図
である。
【図２】本実施例における信号のタイミングチャートを
示す図である。
示す図である。
【図３】従来例を示すブロック図、および従来例におけ
るデータ信号切替えの真理値表を示す図である。
るデータ信号切替えの真理値表を示す図である。
１、２、６、９、１０〜１３、１６ インバータ
３、４、１４、１５ トランスファーゲート５
ＮＯＲ回路 ７ ＥＸＮＯＲ回路 ８ ＥＸＯＲ回路
３、４、１４、１５ トランスファーゲート５
ＮＯＲ回路 ７ ＥＸＮＯＲ回路 ８ ＥＸＯＲ回路
Claims (1)
- 【請求項１】 二つの信号切替制御信号を用いて、二
つのデータ信号を切替え選択して出力する信号切替回路
において、所定の切替信号を受けて、前記二つのデータ
信号の何れか一方のデータ信号を選択して出力する信号
選択回路と、前記二つのデータ信号の切替えに当り、同
時にレベル変更することのない前記二つの信号切替制御
信号を受けて、前記切替信号を生成して出力するデータ
選択論理回路と、を備えることを特徴とする信号切替回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9650091A JPH04326617A (ja) | 1991-04-26 | 1991-04-26 | 信号切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9650091A JPH04326617A (ja) | 1991-04-26 | 1991-04-26 | 信号切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326617A true JPH04326617A (ja) | 1992-11-16 |
Family
ID=14166825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9650091A Pending JPH04326617A (ja) | 1991-04-26 | 1991-04-26 | 信号切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| JP2003517236A (ja) * | 1999-12-14 | 2003-05-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低減された誘導結合を有する電子素子 |
| US7203714B1 (en) | 1999-03-16 | 2007-04-10 | Fujitsu Limited | Logic circuit |
-
1991
- 1991-04-26 JP JP9650091A patent/JPH04326617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| US7203714B1 (en) | 1999-03-16 | 2007-04-10 | Fujitsu Limited | Logic circuit |
| JP2003517236A (ja) * | 1999-12-14 | 2003-05-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低減された誘導結合を有する電子素子 |
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