JP2003517236A - 低減された誘導結合を有する電子素子 - Google Patents

低減された誘導結合を有する電子素子

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Abstract

(57)【要約】 この発明は、入力ピンＰＩｉおよび出力ピンＰＳｊを含むパッケージＰＡＣＫと、このパッケージＰＡＣＫ内に収容された集積回路ＩＣと、を備える電子素子に関し、前記集積回路は、入力接点パッドＣＩｉと出力接点パッドＣＳｊとを有して設けられ、これらのパッドは、導線ＷＩｉおよびＷＳｊによってパッケージＰＡＣＫの入力ピンＰＩｉおよび出力ピンＰＳｊに、それぞれ接続されている。この発明によれば、入力接点パッドＣＩｉを出力接点パッドＣＳｊに接続する各々の電流通路は高入力インピーダンスを有するバッファ素子Ｂｉを備えている。このバッファの前記高入力インピーダンスは、入力ピンＰＩｉを入力接点パッドＣＩｉに接続する導線ＷＩｉを流れる電流Ｉｉの値を実質的に低減させている。適用分野：高周波数信号多重送信。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データ信号を受信するために設けられたＮ個の入力ピンと、デー
タ信号を供給するために設けられたＭ個の出力ピンと、をそれぞれ有するパッケ
ージと、前記パッケージ内に収納され、導線により前記Ｎ個の入力ピンと接続さ
れたＮ個の入力導体パッドと、導線により前記Ｍ個の出力ピンと接続されたＭ個
の出力導体パッドと、をそれぞれ含み、入力導体パッドと出力導体パッドとを接
続するためにそれぞれ用いられる複数の電流通路を含む集積回路と、を備える電
子素子に関する。
【０００２】 上述のような電子素子の動作の間に、特定の出力ピンが、これらの出力ピンの
電気的に接続された入力接点パッドにより受信されるいずれのデータ信号にも対
応していない寄生の成分を含むデータ信号を供給していることは、この出願によ
って既に観測されている。この出願は、このような現象が入力ピンを入力接点パ
ッドへと接続する種々の導線の間の誘導結合に起因しており、相互インダクタン
ス効果に起因して、考慮中の配線に隣接している複数の配線により搬送される信
号を表示する成分が前記考慮中の配線により搬送される信号の中に誘導されるも
のと結論付けている。これらの追加的な成分は、前記考慮中の配線に電気的に接
続されている出力ピンに供給されるであろうし、その後、前記信号の中で寄生の
成分を構成することになるであろう、信号の中に含まれている。
【０００３】 相互インダクタンスの効果の程度は、データ信号の周波数がより高くなるのに
したがって、より大きくなっている。
【０００４】
【発明の概要】
この発明の目的は、入力ピンを入力接点パッドに接続する導線間の誘導接続の
効果が実質的に低減される電子素子を提供することにより相互インダクタンス効
果の大きな程度についてのこの欠点を克服することにある。
【０００５】 事実、この発明によれば、冒頭の段落に記載の電子素子における各々の電流通
路は、高入力インピーダンスを外へ流すバッファ素子を備えている。
【０００６】 このような電子素子においては、前記バッファの高インピーダンスが、これら
のバッファから上流側への電流通路を流れる電流の値、したがって、入力ピンを
入力接点パッドに接続する導線を流れる電流の値に対して、無視できる程度に小
さくなるように設定している。したがって、これらの配線を流れる電流の値に正
比例する、隣接する配線との間で発生している相互インダクタンス現象の程度（
範囲）は、相当に低減されており、これにより、配線が隣接する配線を運ばれる
信号における実質的な振幅の追加的な成分を誘導することを不可能にしている。
この発明のお陰によって、各々の出力ピンはこのようにしてこの出力ピンに効果
的かつ電気的に接続された入力接点パッドに到来する信号の寄与のみを描写する
信号を供給しており、この信号はこのような事情から上述したような寄生の成分
を含まないことになる。
【０００７】 これらのバッファは、増幅器により構成することが有利であり、その入力イン
ピーダンスは本来は高く、例えばダーリントン型（Darlington-type）構造に基
づくアッセンブリである。
【０００８】 この発明の個々の実施形態によれば、各々の入力接点パッドは、各バッファに
接続されている。これは、入力ピンを入力接点パッドに接続する導線を流れる全
ての電流が無視できる程度に小さいことを保証している。
【０００９】 たとえこの発明が少なくとも２つの入力ピンを備える電子素子の如何なるタイ
プのものに適用可能であるとしても、この発明は、例えばギガヘルツ規模の非常
に高周波数の信号を受信したり供給したりすることを目的とするマルチプレクサ
に有利に用いられる。
【００１０】 したがって、この発明の好適な実施形態においては、上述したような電子素子
は、 それぞれが入力と出力とを有し、前記出力が出力接点パッドの１つに接続され
たＭ個のバッファ素子と、 それぞれがＮ個のスイッチを有し、それぞれのスイッチが第１の端子と第２の
端子とを有し、第１の端子は入力接点パッドのうちの１つに接続され、全ての第
２の端子は前記バッファの１つの入力に合同して接続されているＭ個の切替え段
と、 同一の切替え段に含まれる前記スイッチのうちのただ１つスイッチがいずれか
の特定の瞬間に導通可能となるように配置されて、前記切替え段を制御する制御
手段と、 を備えている。
【００１１】 Ｍ個の出力ピンに対してこれらの信号を供給するために、入力ピンで受信され
たＮ個の信号からＭ個のデータ信号を選択することにより、多重送信するために
用いられる、この構成は、Ｎ個のバッファの代わりに、上述した個々の実施形態
にしたがって必要とされることになるであろうＭ個のバッファを要求するのみで
ある。
【００１２】
【発明の実施の形態】
この発明のこれらおよび他のアスペクトは、この発明の好適な実施形態にした
がった電子素子を示す機能構成図である図面において説明されている非限定的で
例示的な実施形態を参照することにより明確かつ明瞭なものとなるであろう。
【００１３】 この素子は、 それぞれがデータ信号をそれぞれ受信する４つの入力ピンＰＩｉ（ｉ＝１〜４
）およびそれぞれがデータ信号を供給する２つの出力ピンＰＳｊ（ｊ＝１または
２）を備えるパッケージＰＡＣＫと、 このパッケージＰＡＣＫ内に収納されると共に導線ＷＩｉにより４つの入力ピ
ンＰＩｉと２つの出力ピンＰＳｊとをそれぞれ接続するために４つの入力接点パ
ッドＣＩｉ（ｉ＝１〜４）および２つの出力接点パッドＣＳｊ（ｊ＝１または２
）を備える集積回路ＩＣと、を備えている。
【００１４】 この具体例においては、集積回路ＩＣは、 それぞれが入力と出力とを有し、この出力は出力接点パッドＣＳ１およびＣＳ
２のいずれか１つに接続された２つのバッファ素子Ｂ１およびＢ２と、 それぞれが４つのスイッチを備え、それぞれのスイッチが第１の端子と第２の
端子を有し、この第１の端子は４つの入力接点パッドＣＩｉ（ｉ＝１〜４）のう
ちの１つに接続され、前記第２の端子の全てはバッファＢ１またはＢ２の一方の
入力に共通して接続された２つの切替え段ＳＷ１およびＳＷ２と、 同一の切替え段に含まれるスイッチのうちの１つのみがいずれかの所定の瞬間
に導通可能なように配置された、前記切替え段ＳＷ１およびＳＷ２を制御する制
御手段ＣＮＴと、を備えている。
【００１５】 このために、制御手段ＣＮＴは、切替え段ＳＷ１およびＳＷ２に対して２つの
制御信号ＣＮＴ１およびＣＮＴ２を供給し、これら制御信号は、４ビットに符号
化されると共に、所定の瞬間、例えば論理レベル１のときにいずれか一方の制御
信号が活性化状態となる。
【００１６】 切替え段ＳＷ１およびＳＷ２に含まれたスイッチは、ＭＯＳ型トランジスタま
たはこれと等価な他の素子を用いて実現することができる。バッファＢ１および
Ｂ２を除かれた電子素子においては、もしも例えば制御手段ＣＮＴ入力接点パッ
ドＣＩ１および出力接点パッドＣＳ１の間に配置された第１の切替え段ＳＷ１の
スイッチを活性化させたならば、これによって、これらの接点パッド間の電流通
路を形成し、その後電流Ｉ１が導線ＷＩ１を流れることになる。もしも制御手段
ＣＮＴが入力接点パッドＣＩ２および出力接点パッドＣＳ２の間に配置された第
２の切替え段ＳＷ２のスイッチを同時に活性化させたならば、これにより、これ
らの接点パッド間に更なる電流通路を形成し、その後導線ＷＩ２を介して電流Ｉ
２が流れることになる。２つの電流Ｉ１およびＩ２は、その後導線ＷＩ１および
ＷＩ２間に相互インダクタンスを発生させ、出力ピンＰＳ１より供給された信号
が電流Ｉ２を表現する寄生成分を含むことになるであろうし、その間に出力ピン
ＰＳ２より供給された信号は電流Ｉ１を表現する寄生成分を含むことになるであ
ろう。
【００１７】 この発明に係る電子素子においては、大きな入力インピーダンスを外へと流す
バッファＢ１およびＢ２が電流Ｉ１およびＩ２を無視できるほどに小さくし、こ
れにより、導線ＷＩ１およびＷＩ２間に発生する相互インダクタンス現象の効果
を相当に低減することになる。したがって、出力ピンＰＳ１およびＰＳ２より供
給される出力信号は、それぞれ電流Ｉ１およびＩ２を表示できるような顕著な寄
生成分を含まないことになるであろう。
【００１８】 この発明のこの好適な実施形態において、バッファＢ１およびＢ２は、これら
の一方が入力接点パッドおよび出力接点パッドの間の全ての可能な電流パス内に
存在するように配置されているので、各入力接点パッドからのバッファへのダウ
ンストリームの供給が行なわれ、これによりＭ／Ｎ＝１／２の因数によって必要
な数のバッファを低減させることができる。
【００１９】 上述されたタイプの相互インダクタンス現象は、出力接点パッドＣＳｊと出力
ピンＰＳｊとを相互に接続する導線ＷＳｊ間にも発生する可能性がある。しかし
ながら、多くの適用例においては、この発明の例示的な実施形態において説明し
たような電子素子により実行される多重送信のように、出力ピンＰＳｊが入力ピ
ンＰＩｊの数よりも小さい数となるであろう。したがって、原理的には、パッケ
ージＰＡＣＫの周囲に出力ピンを分配することにより、これらの出力ピンＰＳｊ
を間隔をあけて配置することも可能となるであろうので、導線ＷＳｊ間の相互イ
ンダクタンスは、前記導線間のスペースを所有する顕著な効果を有することがで
きない。もしもこのような分配が不可能であるならば、出力ピンＰＳｊは、パッ
ケージＰＡＣＫの外側に配置されると共に図面には示されていない、高入力イン
ピーダンスを有するバッファに有利に接続されることになるであろう。
【図面の簡単な説明】
【図１】 この発明の好適な実施形態に係る電子素子の機能構成を示すブロック構成図で
ある。
【符号の説明】
ＰＩｉ 入力ピン ＣＩｉ 入力接点パッド ＷＩｉ 導線 Ｂｉ バッファ素子 ＣＮＴ 制御手段 ＰＳｊ 入力ピン ＣＳｊ 入力接点パッド ＷＳｊ 導線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック、ジャン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F038 AZ06 BE02 BE04 CA10 DF01 EZ20 5J055 AX12 AX46 BX03 CX03 CX24 DX01 EY06 GX01 5J056 AA11 BB17 BB53 CC00 DD54 FF10 GG13

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 データ信号を受信するために設けられたＮ個の入力ピンと、データ信号を供給
    するために設けられたＭ個の出力ピンと、をそれぞれ有するパッケージと、 前記パッケージ内に収納され、導線により前記Ｎ個の入力ピンと接続されたＮ
    個の入力導体パッドと、導線により前記Ｍ個の出力ピンと接続されたＭ個の出力
    導体パッドと、をそれぞれ含み、入力導体パッドと出力導体パッドとを接続する
    ためにそれぞれ用いられる複数の電流通路を含む集積回路と、 を備え、それぞれの電流通路が、高入力インピーダンスを外へと流すバッファ
    素子を備えている電子素子。
  2. 【請求項２】 各々の入力接点パッドは、バッファに接続されている請求項１に記載の電子素
    子。
  3. 【請求項３】 前記集積回路は、 それぞれが入力と出力とを有し、前記出力が出力接点パッドの１つに接続され
    たＭ個のバッファ素子と、 それぞれがＮ個のスイッチを有し、それぞれのスイッチが第１の端子と第２の
    端子とを有し、第１の端子は入力接点パッドのうちの１つに接続され、全ての第
    ２の端子は前記バッファの１つの入力に合同して接続されているＭ個の切替え段
    と、 同一の切替え段に含まれる前記スイッチのうちのただ１つスイッチがいずれか
    の特定の瞬間に導通可能となるように配置されて、前記切替え段を制御する制御
    手段と、 を備える請求項１に記載の電子素子。
  4. 【請求項４】 前記バッファは増幅器である請求項１に記載の電子素子。
JP2001545437A 1999-12-14 2000-12-08 低減された誘導結合を有する電子素子 Pending JP2003517236A (ja)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982501B2 (en) 2005-05-16 2011-07-19 Altera Corporation Low-power routing multiplexers
GB2432063B (en) * 2005-11-01 2009-09-09 Zetex Semiconductors Plc A multiplexer
JP5123724B2 (ja) * 2008-04-25 2013-01-23 ルネサスエレクトロニクス株式会社 アナログマルチプレクサ及びその選択信号生成方法
CN103874319A (zh) * 2012-12-14 2014-06-18 鸿富锦精密工业（深圳）有限公司 电流侦测电路布图方法
CN112992827B (zh) * 2021-04-27 2021-08-06 微龛(广州)半导体有限公司 多通道信号复用的封装结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02223221A (ja) * 1990-01-29 1990-09-05 Hitachi Ltd 半導体集積回路装置
JPH03133274A (ja) * 1989-10-19 1991-06-06 Matsushita Electric Ind Co Ltd スイッチ回路
JPH04326617A (ja) * 1991-04-26 1992-11-16 Nec Ic Microcomput Syst Ltd 信号切替回路
JPH04369923A (ja) * 1991-06-19 1992-12-22 Matsushita Electric Ind Co Ltd 信号切り替え装置
JPH08213553A (ja) * 1995-02-01 1996-08-20 Toshiba Microelectron Corp 半導体装置
JPH09116405A (ja) * 1995-09-27 1997-05-02 Hewlett Packard Co <Hp> マルチプレクサ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3904977A (en) * 1973-10-05 1975-09-09 Ibm Multiplexing switch with wide bandpass characteristics and high isolation impedance between inputs
US5017813A (en) * 1990-05-11 1991-05-21 Actel Corporation Input/output module with latches
US5789966A (en) * 1996-09-18 1998-08-04 International Business Machines Corporation Distributed multiplexer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03133274A (ja) * 1989-10-19 1991-06-06 Matsushita Electric Ind Co Ltd スイッチ回路
JPH02223221A (ja) * 1990-01-29 1990-09-05 Hitachi Ltd 半導体集積回路装置
JPH04326617A (ja) * 1991-04-26 1992-11-16 Nec Ic Microcomput Syst Ltd 信号切替回路
JPH04369923A (ja) * 1991-06-19 1992-12-22 Matsushita Electric Ind Co Ltd 信号切り替え装置
JPH08213553A (ja) * 1995-02-01 1996-08-20 Toshiba Microelectron Corp 半導体装置
JPH09116405A (ja) * 1995-09-27 1997-05-02 Hewlett Packard Co <Hp> マルチプレクサ

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