JP2727994B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路における
ゲートアレイ（ｇａｔｅ ａｒｒａｙ）のインタフェー
ス回路に関し、特にＧＴＬインタフェース回路と、同時
双方向バッファ回路のレイアウトブロックの共用化を図
った半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路におけるゲートアレイ方
式は、半導体チップ上に例えばＮＡＮＤ、ＮＯＲ等の論
理回路の基本セルを格子状に配列したものであり、規則
的な構造により設計の単純化を図ったものである。所望
の論理をあらかじめ用意された基本セルを接続しながら
ＣＡＤ（ｃｏｍｐｕｔｅｒ ａｉｄｅｄ ｄｅｓｉｇ
ｎ）により自動設計していくので、論理設計およびレイ
アウト設計が単純になる。

【０００３】基本セルは前述したＮＡＮＤおよびＯＲの
論理回路の他に、他の論理機能をもつものやトランジス
タあるいは抵抗素子等の組合せからなるものなど種々の
タイプがある。また、連続して配列された幾つかの基本
セルを用いてフリップフロップや差動増幅器などのブロ
ックが実現できる。このゲートアレイは現在ＣＭＯＳの
０．３５μｍプロセスで５００万トランジスタ規模のも
のまで発表されており、半導体の微細化に伴ないさらに
大規模化が進むものと予想される。

【０００４】これらの機能を実現するための配線パター
ンはあらかじめレイアウト設計され、ライブラリ（ｌｉ
ｂｒａｒｙ）として用意される。これらの配線パターン
は必要な機能を満足するための電気的特性を満たすよう
に遅延時間を考慮して出来るだけ短かい配線になるよう
に設計され、基本セル、ブロック内部あるいは外部の配
線領域で接続される。

【０００５】基本セルの配列方法は使用されるデバイ
ス、すなわちＥＣＬ、ＣＭＯＳ等に対応して種々のタイ
プがあり、基本セルの上部、基本セル間あるいはその上
下間に配線領域（チャネル）を設けている。通常、縦横
２層の配線層が使用され、論理機能を定める配線情報は
スルーホール２層および配線層２層に含まれている。

【０００６】入出力バッファにしても、入力バッファ、
出力バッファ、および双方向バッファ、３値レベルを有
する同時双方向バッファ回路等があり、基本セルが配置
される内部回路の周辺の外部領域に整列して配置する方
法が多く用いられ、これらの構成要素を備えたゲートア
レイはマスタスライス（ｍａｓｔｅｒ ｓｌｉｃｅ）方
式と呼ばれる構成をとる。

【０００７】このマスタスライス方式の半導体チップの
一例の平面図を示した図４を参照すると、内部領域１３
と外部領域１４とを有し、外部領域１４には入出力パッ
ドを含む入出力バッファ１５が配列され、内部領域１３
には基本セル列１６とこれら基本セル列１６間および入
出力バッファ１５間とをそれぞれ接続する配線領域１７
があらかじめ半導体チップ上に形成されている。

【０００８】このゲートアレイの設計手順の概略は、回
路規模、電気的特性試験の容易性等を考慮してシステム
設計し、その論理図をＣＡＤ装置に入力する。この入力
されたデータとユーザの作成したテストパターンを使用
して論理シミュレーションを実行する。

【０００９】この論理シミュレーションの結果から、ゲ
ートアレイのテストテープを作成し、さらに自動配置配
線によりパターン設計を実行し、所望のカスタムマスク
を作成する。

【００１０】一方、下地となる共通マスクはあらかじめ
マスク設計されれてマスタマスクが作成され、拡散工程
を経て金属配線の形成（メタライズ）前の工程までのマ
スタウェハが用意されている。

【００１１】このマスタウェハにカスタムマスクを用い
て金属配線を形成し、組立工程を経て先に作成されたテ
ストテープにより電気的特性の選別が実行される。

【００１２】上述したゲートアレイにおいては、近年、
インタフェース回路の高速化の要求により、内部電源電
位よりも小振幅なインタフェースレベルを有する回路、
例えばＧＴＬ（Ｇｕｎｎｉｎｇ ｔｒａｎｓｃｅｉｖｅ
ｒ ｌｏｇｉｃ）インタフェースが提案されている。こ
のＧＴＬインタフェース回路は、例えば論理レベルのハ
イ（Ｈ）レベル＝１．２Ｖ、ロウ（Ｌ）レベル＝０．４
Ｖの入力信号に対してリファレンス（ｒｅｆ）レベル＝
０．８Ｖとの差動動作により高レベルまたは低レベルの
信号を高速に出力する機能を有する回路である。

【００１３】このＧＴＬインタフェース回路の一例が特
開平４−２２５２７５号公報に記載されている。同公報
記載のインターフェース回路を示す図２（ａ）を参照す
ると、オープンドレンイン型のＮチャネル型トランジス
タ３を出力バッファとし、伝送路とインタフェース用電
源電位ＶＴ間にクランプ抵抗素子１ａが接続されてい
る。

【００１４】出力トランジスタ３のゲート入力がロウレ
ベルの時はクランプ抵抗素子１ａには電流は流れず、差
動増幅器（以下、レシーバと称す）４ａの入力レベルは
クランプ抵抗素子１ａを介してＶＴレベル（ＶＴ＝１．
２Ｖ）までつり上げられる。

【００１５】一方、出力トランジスタ３のゲート入力が
Ｈレベルの時はクランプ抵抗素子１ａからトランジスタ
３に電流が流れ、レシーバ４ａの入力レベルはクランプ
抵抗素子１ａにおける電圧降下分だけインタフェース用
電源電位ＶＴよりも低下する。

【００１６】従って、クランプ抵抗素子１ａに発生する
電圧が、伝送路での振幅となり、内部回路のＣＭＯＳレ
ベル（５Ｖまたは３．３Ｖ）より小さくすることができ
る。

【００１７】通常、この振幅は０．８Ｖ以上で、この時
のＬレベルは０．４Ｖ以下である。バッファ４ａはこの
振幅を通常のＣＭＯＳレベルに変換する。

【００１８】一方、他のインタフェース回路として同時
双方向バッファ回路がある。例えばＨレベル＝３．３
Ｖ、中間（Ｍ）レベル＝１．６５Ｖ、Ｌレベル＝０Ｖの
３値レベルの入力信号に対してｒｅｆレベルとの差動動
作によりＨレベルまたはＬレベルの信号を高速に出力す
る機能を有する回路である。

【００１９】同時双方向バッファ回路の一例を示した図
３を参照すると、出力バッファ６が終端抵抗素子１ｂを
介してパッド９に接続されている。このパッド９にレシ
ーバ４ｂおよび４ｃが接続されており、各々異なった基
準電位（ｒｅｆＨ，ｒｅｆＬ）が供給される。このレシ
ーバ４ｂおよび４ｃの出力をセレクタ７ｂが内部回路の
出力信号Ｓｏｕｔに応答して選択的にとり込むように構
成される。この回路を伝送路の２点間に図３に示す様に
１：１接続、すなわち対向接続で使用する。

【００２０】例えば、対向接続された出力バッファ６の
出力の一方がＨレベルで他方がＬレベルのときは、Ｈレ
ベル側の出力バッファ６のＰチャネル型トランジスタか
ら終端抵抗素子１ｂから伝送路を経て相手側の終端抵抗
素子１ｂからＬレベル側の出力バッファ６のＮチャネル
型トランジスタへ電流が流れる。このときの電流はトラ
ンジスタのオン抵抗分および２つの終端抵抗素子１ｂで
制限される。また、このときの伝送路のレベルはＨレベ
ルとＬレベルとの中間レベルであるＭレベルとなる。

【００２１】出力バッファ６が双方ともＨレベルまたは
双方ともＬレベルのときは、伝送路に電流は流れず、こ
のときの伝送路のレベルはそれぞれＨレベルまたはＬレ
ベルになる。

【００２２】ＨレベルとＭレベルの中間にｒｅｆＨレベ
ル、ＭレベルとＬレベルの中間にｒｅｆＬレベルが設定
される。レシーバ４ｂおよび４ｃはそれぞれ入力レベル
が基準電位よりも高い時はＨレベルを出力し、低い時は
Ｌレベルを出力する。

【００２３】従って出力バッファ６のＨレベルまたはＬ
レベルにより、レシーバ４ｂまたは４ｃが相手側の出力
レベルを出力していることになる。これをセレクタ７ｂ
により選択して出力する。

【００２４】

【発明が解決しようとする課題】上述したＧＴＬインタ
フェース回路は比較的高速性を要求される場合に、同時
双方向バッファ回路は信号ピンを多数使用する場合にそ
れぞれ用いられていた。

【００２５】従来、この２種類のバッファは各々独立し
た基本セルのレイアウトブロックとして構成され、かつ
同時双方向バッファ回路は出力バッファ６とパッド９と
の間に直列に終端抵抗素子１ｂが挿入され、ＧＴＬイン
タフェース回路は入力側のパッドとインタフェース用電
源電位ＶＴ間にクランプ抵抗素子１ａが挿入され、この
抵抗素子１ａはチップの外側に配置されていた。

【００２６】また、従来のゲートアレイのＧＴＬインタ
フェース回路および同時双方向バッファ回路の配置の一
例を示した図５を参照すると、対向する２辺の外部領域
にＧＴＬインタフェース回路用バッファ１８が配置さ
れ、他方の対向する２辺の外部領域に同時双方向バッフ
ァ回路１９が配置されていた。

【００２７】ＧＴＬインタフェース回路用バッファ１８
は、例えばそのブロックレイアウトの一例を示した図６
を参照すると、左からパッド９とＰチャネル型トランジ
スタ２とＮチャネル型トランジスタ３とからなる出力バ
ッファと、プリバッファ７と、差動増幅器４とを含んで
構成され、パッド９側を外部領域の外周辺にくるように
横にならべて配置する。なお、図示していないが同時双
方向バッファ回路１９は構成要素が増えレイアウトブロ
ックとしては差動増幅器４の配置方向に大きくなり、ほ
ぼ同様なレイアウトブロックの配置で構成される。

【００２８】すなわち、これらのレイアウトブロックを
外部領域に効率よく最小限のスペースに配置するには、
同種のレイアウトブロックごとにまとめて配置する方が
レイアウト上効率がよくなるが、内部領域からの配線を
無理やりこれらのインタフェースに合せて配線すること
になる。一方内部領域からの配線に合せてこれらのイン
タフェースを外部領域に配置すると外部領域の配置スペ
ースが大きくなる。

【００２９】したがって、同一チップ上の外部領域の、
任意のパッド位置にＧＴＬインタフェース回路または同
時双方向バッファ回路を混在して配置することはチップ
サイズを大きくしなければならず実用上の欠点となって
いた。

【００３０】本発明の目的は、上述した欠点に鑑みてな
されたものであり、同時双方向バッファ回路をＧＴＬイ
ンタフェース回路と共通化したレイアウトブロックにす
るとともに同時双方向バッファ回路の終端抵抗素子およ
びＧＴＬインタフェース回路のクランプ抵抗素子も共用
化してブロック内に内蔵させることにより、外部領域の
任意のパッド位置にＧＴＬインタフェース回路または同
時双方向バッファ回路を混在して配置することができ、
チップ面積の使用効率向上に寄与する半導体集積回路を
提供することにある。

【００３１】

【課題を解決するための手段】本発明の半導体集積回路
の特徴は、複数の機能ブロック列とこれらの機能ブロッ
クそれぞれを接続するために前記機能ブロック間に配設
される配線チャネル領域とが内部領域内に配置され、前
記内部領域の周辺に複数のＧＴＬインタフェース回路お
よび複数の同時双方向バッファ回路からなる入出力バッ
ファが配置されるとともに、前記複数の機能ブロックお
よび前記配線チャネル領域上に想定された格子に沿って
前記機能ブロックと前記入出力バッファ間の接続用配線
を配設し所望の論理回路を半導体基板上に構成するマス
タスライス方式の半導体集積回路であって、前記ＧＴＬ
インタフェース回路群および前記同時双方向バッファ回
路群を前記内部領域の周辺の任意の場所にそれぞれ混在
して配置するとともに、前記同時双方向バッファ回路の
レイアウトブロックが第１の差動増幅器と第２の差動増
幅器とセレクタと出力バッファと終端抵抗素子と静電保
護素子と１つの入出力端子とを含み、前記ＧＴＬインタ
フェース回路のＧＴＬ入力バッファまたはＧＴＬ双方向
バッファのいずれかの機能ブロックとしてメタライズ工
程で選択的に形成されるようにあらかじめ配置配線され
るときに、前記同時双方向バッファ回路のレイアウトブ
ロックが、その前記出力バッファと前記出力端子との間
に直列接続で挿入される前記終端抵抗素子を内蔵し、こ
の終端抵抗素子が、内部電源よりも低い電位を供給する
インタフェース用電源電位と前記ＧＴＬ入力バッファま
たは前記ＧＴＬ双方向バッファのいずれかの入力端子と
の間に挿入する入力側クランプ抵抗素子としてメタライ
ズ工程で選択的に接続されるようにあらかじめ配置配線
されることにある。

【００３２】また、前記同時双方向バッファ回路のレイ
アウトブロックのうち、前記ＧＴＬ入力バッファは前記
入力端子と前記静電保護素子と前記終端抵抗素子と前記
第１および前記第２の差動増幅器の一方とを共用し、前
記ＧＴＬ双方向バッファは前記入力端子と前記静電保護
素子と前記終端抵抗素子と前記第１および前記第２の差
動増幅器の一方と前記出力バッファのＮチャネル型トラ
ンジスタとセレクタ／プリバッファとを共用することが
できる。

【００３３】

【００３４】

【００３５】

【作用】本発明の半導体集積回路は、同時双方向バッフ
ァ回路のレイアウトブロックにおいて、抵抗素子と差動
増幅器を組合せることにより、オープンドレイン型ＧＴ
Ｌインタフェース回路の入力バッファとして使用する。
また、抵抗素子、第１および第２の差動増幅回路、およ
び出力バッファを組合せることにより、双方向バッファ
として使用する。これらの選択は金属配線（メタライ
ズ）工程により行う。

【００３６】

【実施例】次に、本発明の第１の実施例を図面を参照し
ながら説明する。図１（ａ）は本発明の第１の実施例を
示すＧＴＬインタフェース回路を兼用する同時双方向バ
ッファ回路のブロックレイアウト図であり、図３はその
等価回路を示した回路図である。

【００３７】図１を参照すると、左側からパッド９，静
電保護素子８，抵抗素子１，インタフェース用電源電位
ＶＴの供給配線１０，Ｐチャネル型トランジスタ２，Ｎ
チャネル型トランジスタ３，セレクタ／プリバッファ
７，レシーバ４ｂおよび４ｃの順にそれぞれ配置されて
いる。それぞれを接続する配線は通常のゲートアレイの
配線ルールに従うのでここでは省略してある。

【００３８】一方、前述したように、図２（ａ）は公知
のＧＴＬインタフェース回路の回路図である。同図を参
照するとすると、出力バッファはプリバッファ７ａとそ
の出力が供給されるＮチャネル型トランジスタ３とその
ドレインがパッド９および伝送路を介してインタフェー
ス用電源電位ＶＴに終端されるクランプ抵抗素子１ａと
からなる。

【００３９】また、入力バッファは、一方の入力端が基
準電位Ｖｒｅｆに接続されるレシーバ４ａからなり、伝
送路にはＨレベル時にインタフェース用電源電位ＶＴに
プルアップするクランプ抵抗素子１ａを有する。

【００４０】また、図３に示す公知の同時双方向バッフ
ァ回路は、終端抵抗素子１ｂ（図１の抵抗素子１に対
応）を介してパッド９に接続された出力バッファ６と、
パッド９にそれぞれの一方の入力端が接続され他方の入
力端に各々異なった基準電位（ｒｅｆＨ，ｒｅｆＬ）が
供給されるレシーバ４ｂおよび４ｃと、このレシーバ４
ｂおよび４ｃの出力を内部回路の出力信号Ｓｏｕｔに応
答して選択的にとり込むセレクタ７ｂとからなる。

【００４１】図２（ａ）および図３に併せてインタフェ
ース回路の入力バッファ（以下、ＧＴＬ入力バッファと
称す）のレイアウトブロックを示した図１（ｂ）を参照
すると、図１（ａ）に示したレイアウトブロックを図２
（ａ）に示したＧＴＬ入力バッファとして使用する場合
は、図１（ｂ）におけるブロックのうち、斜線でハッチ
ングを施したブロック、すなわち、パッド９および静電
保護素子８、抵抗素子１、配線１０、レシーバ４ｃ（図
２（ａ）の４ａおよび図３の４ｃに対応）が、ＧＴＬイ
ンタフェース回路および同時双方向バッファ回路で共用
されることを示している。

【００４２】ＧＴＬインタフェース回路のクランプ抵抗
素子１ａは従来は半導体チップの外部に外付けされてい
たが、このクランプ抵抗素子１ａをポリシリコンで形成
される抵抗素子１に置き換えて使用する場合、その抵抗
値は、このゲートアレイが接続される伝送路の特性イン
ピーダンスと発生させる振幅の最小値から決定される
が、概ね数１０Ωである。また、同時双方向バッファ回
路の終端抵抗素子１ｂは伝送路の特性インピーダンスお
よび伝送路に流れる直流電流の最大値から制限される
が、ＧＴＬインタフェース回路と同様、概ね数１０Ωで
ある。

【００４３】したがって、このクランプ抵抗素子１ａお
よび終端抵抗素子１ｂは共用することが可能となり、従
来のように外付けする必要がない。

【００４４】抵抗素子１の上層にはインタフェース用電
源電位ＶＴの供給配線１０を前述したカスタムマスクに
第１層金属配線で形成しておき、ＧＴＬインタフェース
回路として使用する場合は、マスタウェハ上に形成され
た抵抗素子１のコンタクトを配線１０にメタライズ工程
で接続することによりインタフェース用電源電位ＶＴに
クランプする。

【００４５】例えば図１（ａ）のレシーバ４ｃの共用化
を考えた場合、ＧＴＬインタフェース回路のレシーバ４
ａの基準電圧ｒｅｆは０．８Ｖであり、一方、図３に示
した同時双方向バッファ回路のレシーバ４ｃの基準電圧
ｒｅｆＬはＣＭＯＳのＨレベルが少なくとも３．３Ｖで
あれば、ｒｅｆＬ＝３．３Ｖ／４＝０．８２５Ｖ、すな
わち約０．８Ｖである。したがって、ＧＴＬインタフェ
ース回路用レシーバ４ａと共用することが可能である。

【００４６】上述の説明から判るように、これらの抵抗
素子１およびレシーバ４ｃを共用してＧＴＬ入力バッフ
ァ回路のレイアウトブロックが構成できる。

【００４７】また、図１（ａ）のブロックレイアウトを
図２（ａ）に示したＧＴＬインタフェース回路の出力バ
ッファ（ＧＴＬ出力バッファ）として使用する時のブロ
ックレイアウトを示した図１（ｃ）を参照すると、同図
においては、ＧＴＬインタフェース回路の出力バッファ
用のトランジスタ３としてはＮチャネル型トランジスタ
３のみを使用し、同時双方向バッファ回路の出力バッフ
ァ６を形成するときはＰチャネル型トランジスタ２およ
びＮチャネル型トランジスタ３の両方を使用する。

【００４８】したがって、この場合のレイアウトブロッ
クは、図１（ｃ）におけるブロックのうち、斜線でハッ
チングを施したブロック、すなわち、パッド９、静電保
護素子８、抵抗素子１、配線１０、Ｎチャネル型トラン
ジスタ３およびセレクタ／プリバッファ７がＧＴＬイン
タフェース回路および同時双方向バッファ回路で共用さ
れることを示している。

【００４９】次に、本発明の第２の実施例のレイアウト
ブロックを示した図１（ｄ）とこのブロック図に対応さ
せた等価回路図を示した図２（ｂ）と図３とを併せて参
照すると、第１の実施例との相違点は、Ｎチャネル型ト
ランジスタ３のドレインをパッド９と静電保護素子８と
抵抗素子１とレシーバ４ｃ（図２（ｂ）の４ａおよび図
３の４ｃに対応）の信号入力端子に接続したことであ
る。このとき、レイアウトブロックにおいては、Ｎチャ
ネル型トランジスタ３のドレインとパッド９との接続配
線を抵抗素子１の両側のスペースに第２層金属配線によ
る幅広配線１１で形成し、パッド９とレシーバ４ｃとの
配線は標準規格の細い配線１２で、この場合もレイアウ
トブロック内で配線するようなレイアウト設計を行う。

【００５０】したがって、この場合のレイアウトブロッ
クは、図１（ｄ）における斜線でハッチングを施したブ
ロックのうち、この図で新たに加えられた上述の配線１
１および１２以外の、パッド９、静電保護素子８、抵抗
素子１、Ｎチャネル型トランジスタ３、レシーバ４ｃ、
セレクタ／プリバッファ７およびインタフェース用電源
電位ＶＴの供給配線１０がＧＴＬ双方向バッファ回路お
よび同時双方向バッファ回路で共用されることを示して
いる。

【００５１】すなわち、この実施例の場合も、抵抗素子
１ａと１ｂとをレイアウトブロックで共用するので、従
来のように抵抗１ａを外付けする必要がない。その他の
配線は第１の実施例に準じて従来同様に行なわれる。

【００５２】上述のレイアウト接続により、同時双方向
バッファ回路のレイアウトブロックをＧＴＬインタフェ
ース回路の双方向バッファとして使用することができ
る。

【００５３】

【発明の効果】以上説明したように、本発明は、通常チ
ップに外付けされるＧＴＬインタフェース回路用クラン
プ抵抗素子を、同時双方向バッファ回路ブロックにあら
かじめレイアウトされている終端抵抗素子と共用するよ
うにしたので、外付けの必要がなくなり、ＧＴＬインタ
フェース回路を構成する際の部品点数を減らすことがで
きるという効果を有する。

【００５４】

【図面の簡単な説明】

【図１】（ａ）本発明の第１の実施例を示すＧＴＬイン
タフェース回路を兼用する同時双方向バッファ回路のレ
イアウトブロック図である。 （ｂ）ＧＴＬインタフェース回路用入力バッファのレイ
アウトブロック図である。 （ｃ）ＧＴＬインタフェース回路用出力バッファのレイ
アウトブロック図である。 （ｄ）ＧＴＬインタフェース回路用出力バッファの内部
配線の一部を幅広配線とすることを示すレイアウトブロ
ック図である。

【図２】（ａ）従来のＧＴＬインタフェース回路の回路
図である。 （ｂ）図１（ｄ）のレイアウト図に対応させたＧＴＬイ
ンタフェース回路の等価回路図である。

【図３】従来の同時双方向バッファ回路の回路図であ
る。

【図４】従来のゲートアレイの配置の一例を示す平面図
である。

【図５】従来のゲートアレイのＧＴＬインタフェース回
路および同時双方向バッファ回路の配置の一例を示す平
面図である。

【図６】従来のＧＴＬインタフェース回路のブロックレ
イアウトの一例を示す図である。

【符号の説明】

１ 抵抗素子 １ａ クランプ抵抗素子 １ｂ 終端抵抗素子 ２ Ｐチャネル型トランジスタ ３ Ｎチャネル型トランジスタ ４ａ，４ｂ，４ｃ レシーバ（差動増幅器） ５ Ｎチャネル型トランジスタ ６ 出力バッファ ７ セレクタ／プリバッファ ８ 静電保護素子 ９ パッド １０ インタフェース用電源電位ＶＴの供給配線 １１ Ｎチャネル型トランジスタ３のドレインとパッ
ド９との接続配線 １２ パッド９とレシーバ４ａ（４ｂ）との接続配線

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/04 Ｅ Ｈ０３Ｋ 19/082 27/08 ３２１Ｊ 19/173 ３２１Ｌ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の機能ブロック列とこれらの機能ブ
   ロックそれぞれを接続するために前記機能ブロック間に
   配設される配線チャネル領域とが内部領域内に配置さ
   れ、前記内部領域の周辺に複数のＧＴＬインタフェース
   回路および複数の同時双方向バッファ回路からなる入出
   力バッファが配置されるとともに、前記複数の機能ブロ
   ックおよび前記配線チャネル領域上に想定された格子に
   沿って前記機能ブロックと前記入出力バッファ間の接続
   用配線を配設し所望の論理回路を半導体基板上に構成す
   るマスタスライス方式の半導体集積回路であって、前記
   ＧＴＬインタフェース回路群および前記同時双方向バッ
   ファ回路群を前記内部領域の周辺の任意の場所にそれぞ
   れ混在して配置するとともに、前記同時双方向バッファ
   回路のレイアウトブロックが第１の差動増幅器と第２の
   差動増幅器とセレクタ／プリバッファと出力バッファと
   終端抵抗素子と静電保護素子と１つの入出力端子とを含
   み、前記ＧＴＬインタフェース回路のＧＴＬ入力バッフ
   ァまたはＧＴＬ双方向バッファのいずれかの機能ブロッ
   クとしてメタライズ工程で選択的に形成されるようにあ
   らかじめ配置配線されるときに、前記同時双方向バッフ
   ァ回路のレイアウトブロックが、その前記出力バッファ
   と前記出力端子との間に直列接続で挿入される前記終端
   抵抗素子を内蔵し、この終端抵抗素子が、内部電源より
   も低い電位を供給するインタフェース用電源電位と前記
   ＧＴＬ入力バッファまたは前記ＧＴＬ双方向バッファの
   いずれかの入力端子との間に挿入する入力側クランプ抵
   抗素子としてメタライズ工程で選択的に接続されるよう
   にあらかじめ配置配線されることを特徴とする半導体集
   積回路。
2. 【請求項２】 前記同時双方向バッファ回路のレイアウ
   トブロックのうち、前記ＧＴＬ入力バッファは前記入力
   端子と前記静電保護素子と前記終端抵抗素子と前記第１
   および前記第２の差動増幅器の一方とを共用し、前記Ｇ
   ＴＬ双方向バッファは前記入力端子と前記静電保護素子
   と前記終端抵抗素子と前記第１および前記第２の差動増
   幅器の一方と前記出力バッファのＮチャネル型トランジ
   スタと前記セレクタ／プリバッファとを共用する請求項
   １記載の半導体集積回路。