JPS6381944A - 集積回路用共通セルｉ／ｏインタフエ−ス回路 - Google Patents

集積回路用共通セルｉ／ｏインタフエ−ス回路

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JPS6381944A
JPS6381944A JP61219925A JP21992586A JPS6381944A JP S6381944 A JPS6381944 A JP S6381944A JP 61219925 A JP61219925 A JP 61219925A JP 21992586 A JP21992586 A JP 21992586A JP S6381944 A JPS6381944 A JP S6381944A
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circuit
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channel transistor
common
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ハロルド　スプリンガー　クラーフツ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は相補型金属−酸化物−シリコン（ＣＭＯ８）
集積回路に使用する入力／出力ＣＩｌｏ　）インタフェ
ース回路に関し、特に選択的に接続して選ばれた入力／
出力回路を形成することができる共通セルの種々の要素
を相互に接続して形成されるＩ１０集積回路に関する。
〔従来の技術〕
各種多くの構造に配列された多数のトランジスタを有す
る半導体装置の出現と共に、希望するように配置して半
導体装置を形成することができる多数の公知の特性を有
する基本セルを設計することが有益となってきた。米国
特許第４，４１２，２３７号６半導体装置”（１９８３
年１０月２５日にマツムラ他に与えられた）は多数の基
本セルを有する半導体装置を開示している。各基本セル
は第１及び第２のＰチャンネル・トランジスタと第１及
び第２のＮチャンネル・トランジスタとを含んで構成さ
れる。基本セルは各種多様に接続されてロジック・アレ
イを形成する。基本セルには、アレイに構成されたとき
に相互接続線のために使用される部分を基本セルの両側
に延びる小空間を有する。
−ｖ　Ａ／　コ＃　ム（Ｍａｌｃｏｌｍ　）ほかに１９
７９年７月１７日に発行された米国特許第４，１６１，
６２２号“標°準化ディジタル・ロジック・チップ＃ハ
希望するように相互接続して非常に多様なロジック回路
の設計を実現することができる標準ロジック・セルの標
準化ＬＳＩプレイを開示している。標準ロジック・セル
のフイアウトのために遠ばれたノ９ターンは非常に高い
セル密度と、電力の供給によって利用しうるセルの非常
に高い利用度と、データがセル内を相互接続することと
を提供するようにしている。
１９７９年４月３日にヘンドリクンン（Ｈｅｎｄｒｉｃ
ｋｓｏｎ）ほかに発行された米国特許第４．１４８．０
４６号はアナログ信号スイッチに使用する多数のユニッ
ト・セルを有する電界効果トランジスタ装置を開示して
いる。
１９６９年４月１５日にギブソン（Ｇｉｂｓｏｎ　）に
発行された米国特許第３，４３９，１８５号６電界効果
トランジスタを使用するロジック回路”はロジック回路
に供給された異なる組合わせの制御電圧に応答して多数
の異なるロジック作用を実現するようにすることができ
る電界効果トランジスタを使用することができるロジッ
ク回路を開示している。
１９７１年６月２８日にパン・ベック（ＶａｎＢａｃｋ
　）に発行された米国特許第３，５８８，８４８号“メ
モリー回路用入力・出力制御回路”はＭＯＳメモリー回
路の制御回路に使用する電界効果トランジスタを含む回
路を開示している。
〔発明が解決しようとする問題点３ 以上説明したどの従来技術にも、次に説明するような２
つの大きな利点を有するよりなエバ回路の設計における
共通セルの試みはなされていない。
すなわち、その利点の１つは、共通セルは同族の回路に
対しては類似の・ぐラメータ特性を与えるということで
ある。もう１つの利点は、共通セルの変更はそれから引
き出されるすべての同族回路に伝えられる几め、変更の
実現が容易であるということである。
従って、この発明の目的に、Ｉ１０ノやラドで選択的に
相互に接続されて希望する選ばれた入力／出力回路を形
成することができる電極を有する多数の電界効果トラン
ジスタを含む共通入／出力セルを提供することである。
この発明の他の目的は、多徨多様な・母ターンに接続さ
れて選ばれた入／出力作用を提供することができ、その
特性を知りうるように予め設計された共通入／出力回路
を提供することである。
更に、この発明の目的は、広く多様な顧客の仕様を満足
するような多様な方法で接続することができる単一の共
通セルを提供することである。
〔問題を解決するための手段〕
従って、この発明はＩｌｏ　ＩＪ？ッドと、複数の個々
のＰチャンネル・トランジスタを有するＰチャンネル・
トランジスタ構造と、複数の個々のＮチャンネル・トラ
ンジスタを有するＮチャンネル・トランジスタ構造と、
電源Ｖｄｄを受信する端子に共に接続されたＰチャンネ
ル・トランジスタ構造の個々のＰチャンネル・トランジ
スタのソースと、共通Ｐチャンネル・ドレイン端子に接
続されたＰチャンネル・トランジスタ構造の個々のＰチ
ャンネル・トランジスタのドレインと、共通Ｐチヤンネ
ル・ｒ−ト端子に接続されたＰチャンネル・トランジス
タ構造の個々のＰチャンネル・トランジスタのゲートと
、電源ｖ３ｓを受信する端子に共に接続されたＮチャン
ネル・トランジスタ構造の何個のＮチャンネル・トラン
ジスタのソースと、共通Ｎチャンネル・ドレイン端子に
接続されたＮチャンネル・トランジスタ構造の個々のＮ
チャンネル・トランジスタのドレインと、共通Ｎチャン
ネル・ゲート端子に接続され之Ｎチャンネル・トランジ
スタ構造の個々のＮチャンネル・トランジスタのゲート
とを含み、前記エバ／？ツド６Ｐチャンネル・ドレイン
端子、Ｐチャンネル・ゲート端子。
Ｎｆヤンネル・ドレイン端子及びＮチャｙ　４　ｋ・ゲ
ート端子は希望により選択的に接続されて選ばれた回路
構造に形成しうる集積回路の入／出力回路として使用す
る共通セルを提供する。
集積回路に使用されるＩ１０回路については、重要な数
々のパラメータ特性がある。その各ａｔ圧ワレベルＩ１
０回路の出力ごとに一致するべきである。これら電圧は
出力“ロー”電圧（Ｖｏｔ）　、出力“ハイ”電圧（Ｖ
ｏｈ　）　、入力“ロー＃電圧（Ｖｉｔ）及び入力”ハ
イ″電圧（Ｖｉｈ　）である。
ラッチアップ電流（後に述べる）はどちらの方向にも１
００ミリアンペア以上であυ、すべての回路で一致する
べきである。静電放電（ＥＳＤ　）電圧は２０００＆ル
ト以上であるべきで、すべての回路から回路に一致する
べきである。いずれの方向に対する破壊電圧も電源電圧
から上に及び下に１ダイオ一ド分のドロップであり、ダ
イオード・クランプの抵抗はすべての回路について向−
であるべきである。すでに説明したように、それらパラ
メータはＩ１０回路がすべて共通セルの設計から引き出
された場合には一致するべきである。
集積回路に使用されるＩ１０回路は特別な問題を提起す
る。Ｉ１０回路は集積回路を外部にインタフェースする
ため、処理に際して静電気を受ける。
それらは又正常な動作範囲全越えた入力信号を受けるか
もしれない。それら超過入力信号はラッチアップ全トリ
ガするような特別な状態の原因となるかもしれない。そ
のラッチアップというのはすべてのバルクＣＭＯ８集積
回路に固有の寄生４層構造がターン・オンし、電源が切
れるまで電流を流し続けるという状態である。このラッ
チアップ電流は、通常電源によって制限される。電源が
十分大きな電流を供給することができる場合は、ラッチ
アップ電流は回路を破壊するかもしれない。
ラッチアップに対する故障発生度は電流を流して測定す
ることができる。すなわち、ノｔツドに対し、又はパッ
ドから電流を流し、ラッチアラｆを受けることなく流す
ことができる最大電流を測定する。この現象には寄生的
要素も入っているので、この現象に対する故障発生度の
予想は難かしい。
共通セルＩ１０回路が設計されると、ラッチアップに対
するその故障発生度が測定され、その共通セルの各種構
造からひき出されたＩ１０回路の各々について知ること
ができる。
もう１つのＩ１０回路の質の測定は静電気のサージに対
する耐性能力である。これは、通常充電された１００ピ
コフアラド・キャパシタから１５０００抵抗を通し７、
テストする回路に対して電流を流すことによって測定さ
れる。この方法はどちらの方向にも１アンペア以上の電
流を流す。この処理に耐えるべき集積回路のＩ１０回路
の性能も予想が難かしく、回路設計における寄生要素に
従って変化する。しかしながら、共通Ｉ１０セルの設計
は共通セルから導き出されたすべてのＩ１０回路を同−
特性及び動作一致に導く。
すでに説明したように、共通セルの設計で行われた変更
はその設計から導き出された同族回路を介して自動的に
伝えられる。これは、多数のＩ１０回路が単一の共通セ
ルの設計からひき出されたときには、その利点は相当大
きい。多くの顧客に対してセミカストム仕様の集積回路
を提供する場合には、それら回路の動作特性を保証でき
ることが重要なことである。ここに開示した共通セル設
計方法はひき出されたすべての回路の特性は各セルごと
に存在する処理の変動の限界内で均等であるから、共通
セルからひき出されたＩ１０設計を特徴づけるに必要な
努力は非常に少くてよい。
〔実施例〕
第１図はロジック作用、記憶作用又は制御作用のような
希望する各種作用を実行する多数の回路を含むことがで
きる集積回路チン７’ｌＯのブロック図である。集積回
路チップ１０は集積回路１０と通信する信号を供給する
複数のＩ１０パッド１２を含む。ｉ／１０／＃ツド１２
はチップ１０の回路に入力されるべき入力信号を受信し
、又はその回路から出力信号を出力することができる。
各Ｉ１０パッド１２は後に述べるこの発明のＩ１０セル
１４に接続される。集積回路チップ１０はチップ１０に
入力する信号を受信する導体１８でＩ１０セル回路１４
に接続された入力回路１６を含むことができる。
集積回路チップ１０は導体２１を介してＩ１０セル１４
に信号を供給して、後述するように、Ｉ１０セル１４に
作用してＩｌｏ　／？ラッド６ハイ”又は゛ロー１のデ
ィジタル信号を供給し、ディジタル・データを出力する
ようにした出力ドライバ回路２０を含む。個々の集積回
路チップ１０は入力回路１６又は出力回路２０．又は入
力回路１６と出力回路２０の混合のいずれかを含み、そ
れらは個々のチップ１０の作用及び設計に従ってＩ１０
セルごとに変化することができる。チップ１０は典型的
にチップ１００種々の回路に電力（Ｖａｃ＋及びＶｓｓ
）を供給する電力バス２４を含む。
第２図は工／１０／４′ッド１２及び第１図のＩ１０共
通セル１４の各要素を示す回路図である。Ｉ１０共通セ
ル１４はＰチャンネル・トランジスタ構造２２とＮチャ
ンネル・トランジスタ構造２３とを含む。
Ｐチャンネル・トランジスタ構造２２は２つのトランジ
スタ２５．２６を表わしであるような複数Ｏ電界効果ト
ランジスタを含む。Ｎチャンネル・トランジスタ構造２
３は２つのトランジスタ２８゜２９のみが示しであるよ
うな複数のＮチャンネル電界効果トランジスタを含む。
Ｐチャンネル・トランジスタ２５．２６は導体１５の一
方の側のＰチャンネル・トランジスタ構造２２に配置さ
れ、Ｎチャンネル・トランジスタ２８．２９ｆｌ導体１
５ノ他の側のＮチャンネル・トランジスタ構造２３に配
置される。Ｐチャンネル・トランジスタ２５゜２６のソ
ースは電圧Ｖｄｄを受電しうるように共通端子３０に共
に接続される。電圧ｖｄｄは典型的に公称＋５Ｖであシ
、電圧パス２４ｔ−介してＩ１０共通セル１４に供給さ
れる。Ｎチャンネル・トランジスタ２８．２９のソース
はこの例では接地と表わし７ｔ、　ｔ　ＢＥ　Ｖｓ　ｓ
に接続されている共通端子３１に共に接続される。ＶＢ
Ｂは通常ＱＶであると解してよい。Ｐチャンネル・トラ
ンジスタ２５．２６のゲートはゲート端子３３．３４に
接続され、Ｐチャンネル・トランジスタ２５．２６のド
レインはＰチャンネル・ドレイン端子３５．３６に接続
される。Ｎチャンネル・トランジスタ２８．２９のゲー
トはＮチャンネル・デート端子３８．３９に接続され、
Ｎチャンネル・トランジスタ２８ｊ２９のドレインは夫
々Ｎチャンネル・ドレイン端子４０゜４１に接続される
。Ｉ１０パッド１２からの導体１５は入カノクツド４２
に接続される。１対の共通ドレイン端子４３．４４は因
に示すように導体１５に接続される。Ｐチャンネル・ト
ランジスタ構造２２及びＮチャンネル・トランジスタ構
造２３の各種端子に以下説明するように相互に接続され
て多くの異なるエバ回路を形成することができるという
ことを理解するべきである。
第３図ＵＰチャンネル・トランジスタ構造２２とＮチャ
ンネル・トランジスタ構造２３の各梅端子を接続してト
リ・ステート（ｔｒｉ−ｓｔａｔｅ　）出力回路を形成
するようにし九第２図の共通セルＩ１０回路の回路図で
ある。Ｐチャンネル・トランジスタ２５．２６のドレイ
ン端子３５．３６は夫々共通ドレイン端子４３で共に接
続される。Ｎチャンネル・トランジスタ構造２３の夫々
Ｎチャンネル・トランジスタ３８．３９のドレイン端子
４０．４１は共通ドレイン端子４４で共に接続される。
すでに述べたように、共通ドレイン端子４３．４４Ｈ共
にＩ／Ｑｉ９ツド１２に導かれる導体１５に接続される
。Ｐチャンネル・トランジスタ２５．２６のグー）３３
．３４は夫々第１図の出力ドライバ回路２０に接続され
た導体２１Ａに接続されて出力ドライバ回路２０からの
出力パルスを受信する。
同様に、Ｎチャンネル・トランジスタ２８．２９のグー
）３８．３９は夫々第１１の出力ドライバ回路２０から
の導体２１Ｂに共に接続される。導体２１Ａの″ロー′
のＰアウト信号ＨＰチャンネル・トランジスタ２５．２
６１ターン・オンしてエバｉ４ツド１２に“ハイ“を出
力する。導体２１Ｂの鱈ハイ１Ｎアウト信号ＨＮチャン
ネル・トランジスタ２８．２９ｉターン・オンしてＩｌ
ｏ　ａ４ッド１２に“′ロー″を出力する。導体２１Ａ
の“ロー”Ｐアウト信０号と導体２１Ｂの”ノ・イ＃Ｎ
アウト信号とは希望により出力ドライバ回路２０から供
給されエババンド１２をドライブする出力信号と重複し
ない。
第４図は双方向性Ｉ１０回路を形成する第２図の回路の
接続を表わす図であシ、その回路は入力端子４２が第１
図の入力回路１６の導体１８に接続されるということを
除き第３図の回路と同一である。従って、Ｉｌｏ　／Ｊ
’ツド１２に送出された入力信号は導体１５．入力端子
４２及び導体１８を介して第１図の集積回路チップ１０
の入力回路１６に入力される。故に、ノクンド１２及び
入力回路１６は信号を受信し、出力ドライブ回路２０か
らＰアクト信号及びＮアウト信号を出力して後に述べる
ように出カッ母ソド１２をドライブする。
第５図は出力回路として接続された第２図のＩ１０回路
の回路図である。Ｐチャンネル・トランジスタ構造２２
のゲート端子３４は導体４４ｔ−介してＮチャンネル・
トランジスタ構造２３のゲート端子３９に接続される。
第１図の出力ドライバ２０の出力２１は出力ドラづパ回
路２０から導体２１に出力信号”出力”（０ＵＴＰＵＴ
　）を出力するようにゲート端子３４．３３に送られ、
導体４４に接続される。第３図において説明したように
、ゲート端子３４はゲート端子３３にも接続され、デー
ト端子３９はゲート端子３８に接続される。故に、導体
２１の”ロー″出力信号はＰチヤンネル・トランジスタ
構造２２のＰチャンネル・トランジスタＺ５．２６ｉタ
ーン・オンし、導体２１（２）パハイ″出力信号はＮチ
ャンネル・トランジスタ構造２３ＯＮチヤンネル・トラ
ンジスタ２８　、２９をターン・オンする。
第６図は第２図の共通セルＩ１０回路の回路図であシ、
その１１０回路は双方向性オープン・ドレイン出力回路
を形成するように接続される。第６図１の回路において
、Ｐチャンネル・トランジスタ構造２２のゲート３３．
３４はＶ電圧Ｖｄｄに接続されてトランジスタ構造２２
を回路から除去する。
Ｎチャンネル・トランジスタ構造２３のゲート３８゜３
９は第１四の出力ドライバ回路２０の出力導体２１に接
続される。第６回の回路の入力端子４２は入力信号を受
信するように第１図の入力回路１６の導体１８に接続さ
れる。第６図の回路において、Ｎチャンネル・トランジ
スタ構造２３はオープン・ドレイン出力回路として動作
する。
第７図はオープン・ドレイン出力回路として接続された
第２９のＩ１０回路１４の回路図である。
第７図の回路は入力端子４２が入力ライン１８に接続さ
れないということを除き、第６図の回路と同一である。
従って、Ｎチャンネル・トランジスタ構造２２はオープ
ン・ドレイン出力回路として作用する。第７図の回路は
第１図の回路チップ１０のための入力信号を受信する回
路を含まない。
第２図の共通セルＩ１０回路１４の端子全第８図に示す
ように接続すると標準入力回路となる。Ｎチャンネル・
トランジスタ構造２３のケ゛−ト端子３８．３９は電圧
ＶＳＳに接続され、Ｐチャンネル・トランジスタ構造２
２のゲート端子３３．３４は電圧ｖｃｉｃｉに接続され
る。
Ｐチャンネル・トランジスタ構造２２のＰチャンネル・
トランジスタ２５．２６は複数のＰチャンネル・トラン
ジスタを表わし、それと置換えることができる。同様に
、ＮチャンネＪ・・・トランジスタ構造２３のＮチャン
ネル・トランジスタ２８゜２９は複数のＮチャンネル・
トランジスタで表わされ、形成することができる。Ｐチ
ャンネル・トランジスタ構造２２及びＮチャンネル・ト
ランジスタ構造２３は静電放電のためのデテクティグ・
ダイオードを形成する。
第９図は第２図の共通セルＩ１０回路１４の回路図であ
り、Ｉ１０回路１４の電流出力を決定するためにＰチャ
ンネル・トランジスタ構造２２に基準金加えたものであ
る。第９図の例で表わす電流基準はＰチャンネル・トラ
ンジスタ４６であり、そのソースは電圧■ｄｄに接続さ
れ、ドレインは抵抗４８を介してｖｓｓに接続され、ゲ
ートはドレインに接続される。抵抗４８はトランジスタ
４６の電流値が第９図のＩ１０セル１４の電流の公称出
力の約１／１０となるような大きさである。第９図に示
す構造は電流源全有するオープン・ドレイン双方向性出
力回路である。、Ｐチャンネル・トランジスタ構造２２
のＰチャンネル・トランジスタの閾値のための基準を設
定するために、第９図に示す電流ミラーではなく、他の
基準を使用することができるということを理解するべき
である。出力電流全希望する場合、以上で説明した構造
の各々に同様な電流ミラーを入れることができることも
理解されるであろう。
第１０図は第２図のＩ１０セル１４０回路図であり、そ
こでＰチャンネル・トランジスタ構造２２のＰチャンネ
ル・トランジスタ２５．２６は分離されている。Ｐチャ
ンネル・トランジスタ２６のゲート端子３４は第３図で
説明したように、ライン２１Ａに接続され、電流ミラー
ｆｌＰチャンネル・トランジスタ２５のゲート端子３３
に接続されたＰチャンネル・トランジスタ５０を含む。
従って、Ｐチヤンネル・トランジスタ２５は第１０図の
Ｉ１０セル１４の出力のための電流源を提供し、Ｐチャ
ンネル・トランジスタ２６は第１０図の１１０回路のた
めのプルアツプを提供する。
Ｐチャンネル・トランジスタ構造２２とＮチャンネル・
トランジスタ構造２３の２重トランジスタ構造は適当な
ＥＳＤ保厩のため最小限必要とされる。第２図乃至第１
０図の２重トランジスタ構造は４ミリアンペアＮチヤン
ネル出力装置として適切である。２ミリアンペア出力装
看でよい場合はその構造を第１１図に示すものに変更す
ることができる。それはＰチャンネル・トランジスタ構
造２２のＰチャンネル・トランジスタ２５．２６とＮチ
ャンネル・トランジスタ構造２３のＮチャンネル・トラ
ンジスタ２８．２９を分離する。Ｐチャンネル・トラン
ジスタ２５のゲートはＶｄｄに接続され、Ｎチャンネル
・トランジスタ２８のｒ　−トはｖ３３に接続される。
第１１因の構造において、Ｐチャンネル・トランジスタ
２６はプルアップを提供し、Ｎチャンネル・トランジス
タ２９はプルダウンを提供し、Ｐチャンネル・トランジ
スタ２５及びＮチャンネル・トランジスタ２８はＥＳＤ
保護を与える。
Ｐチャンネル・トランジスタ２５．２６とＮチャンネル
・トランジスタ２８．２９とはＥＳＤ保護を有する２ミ
リアンペア出力回路を提供するのが適当な場合には、第
３図乃至第７因の実施例でも同様に分離することができ
る。
第１２図は電流を送出する代りに吸込む電流ミラーを使
用し次駅方向性オープン・ドレイン出力回路の回路図で
ある。電流ミラーはＮチャンネル・トランジスタ構造２
３のｒ−）端子３８．３９に接続されたドレイン及びゲ
ートとＶ８１１に接続されたソースとを有するＮチャン
ネル・トランジスタ５２を含む。Ｎチャンネル・トラン
ジスタ５２のドレイン及び？−）Ｕ抵抗５４ｔ−介して
Ｖｄｄにも接続される。Ｎチャンネル・トランジスタ５
２で形成された電流ミラーは例としてそこに示すようＫ
Ｎ？Ｎチャンネルランジスタ構造２３のＮチャンネル・
トランジスタ２８．２９のための基準をセットする。電
流を吸込む（ｓｉｎｋ）ために他の基準を使用すること
ができる。
これら回路は完全に表すように意図したものではなく、
むしろ第２図の共通Ｉ１０セル１４に対する接続のため
の可能性のあるものを示したものである。広く多数の応
用分野において適切に設計された共通セ゛ルを使用する
ことができ、セル・ライブラリやゲート・プレイの適用
のために要求される独特なセルの数を減少することがで
きる。ゲート・プレイの場合、この設計は数個のマスク
膚の設計でアレイが固定され、特定化は相互接続１での
み実行することができるから、よシ有益であることを証
明することができる。
以上、４ミリアンペア電流値及び２ミリアンペア電流値
の両方で使用することができる設計の例を提供した。更
に高い電流値を得るためには、Ｐチャンネル・トランジ
スタ２５．２６と並列に別のＰチャンネル・トランジス
タを加え、Ｎチャンネル・トランジスタ２８．２９と並
列に別のＮチャンネル・トランジスタを加えることによ
って達成することができる。
この設計は本来３ミクロン・セル・ライブラリのために
本来意図したものであった。寸法が２ミクロン又はそれ
以下に縮少された場合、最小のノ４ッド空間寸法に適合
するＩ１０セルによって支持された電流値に坩加する。
２ミクロン・ライブラリのために、例えは、８ミリアン
ペアを支持するＩ１０セルは実行可能である。このセル
は多様な方法で接続することができる１対の８組合せ出
力装置を使用して構成することができる。
ここの例はプルアップに対する２つの出力装置及びプル
ダウンに対する２つの出力装置のみを有する。その代り
８個の装置が使用された場合、構成する可能性の数は莫
大なものになる。それらは電流源として、及び種々の電
流値でドライブされる出力装置として使用することがで
き、その際その他の部分は電源レールに接続される。
基本の最小セルは共通セルとして含まれ、変動又は変化
のすべては上位レベルに含まれる。この上位レベルに設
計の加算要素又は減算要素のどちらかに編集することが
できる。
この方法はプログラムで自動化され、グラフィック設計
システムでそれをランするであろう。このプログラムは
共通セルの種々の部分を適当に接続することを指定する
レイアウト・プログラムから１組のパラメータを受信す
る。各特定化した接続は個々のセルで行うことができ、
これらセルの各々は共通セルの原形で配置することがで
きる。
特定化プログラムはネット・リストから１組のパラメー
タを受信してそれらを共通Ｉ１０セルの原形で配置する
ことができる１ｍのオプション・セルに変換する。その
結果は設計された回路に特に接続された特定化されたＩ
１０セルである。
この方法は多くのＩ１０回路回路構成する可能性を可能
にし、それは図のエントリ・システムの各回路のために
別の記号全要求せずに実行できる。使用する特定の接続
を指定するための１ｍのノセラメータを使用することが
でき、名分の便宜上共通の記号を使用することができる
。
【図面の簡単な説明】
第１図はこの発明の共通Ｉ１０セルから導かれ念１／１
０回路を有する集積回路チップ全示すブロック図、 第２因は第１図の１１０回路を導い友Ｉ１０共通セルを
示す回路図、 第３図は第２図の共通Ｉ１０セルから導かれたトリース
テート出力回路の回路図、 第４図は第２図の共通Ｉ１０セルから導いた双方向１沖
回路の回路図、 第５因は第２図の共通Ｉ１０セルから導いた出力回路の
回路図、 第６図は第２図の共通セルＩ１０回路から導いた双方向
性オープン・ドレイン出力回路の回路図、第７図は第２
図の共通Ｉ１０回路から導いたオープン・ドレイン出力
回路の回路図、 第８図は第２図の共通Ｉ１０セルから導いた入力回路の
回路図、 第９図は電流ミラーを加えた第２図の共通Ｉ１０回路か
ら導いた電流源を有するオープン・ドレイン双方向性出
力回路の回路図、 第１０図はプルアップ・トランジスタ及び電流源を有す
る第２図の共通セルＩ１０回路から導いた双方向性出力
回路の回路図、 第１１図は第２図の共通セルＩ１０回路から導いた２ミ
リアンペア双方向性出力回路の回路図、第１２図は電流
ミラーを加えた第２図の共通セルＩ１０回路から導いた
双方向性オープン・ドレイン出力回路の回路図でおる。 図中、１０・・・集積回路チップ、１２・・・Ｉ１０パ
ッド、１４・・・Ｉ１０セル、１６・・・入力回路、２
０・・・出力回路、２２・・・Ｐチャンネル・トランジ
スタ構造、２３・・・６Ｎチヤンネル・トランジスタ構
造、２４・・・電力バス、２５．２６・・・Ｐチャンネ
ル・トランジスタ、２８．２９・・・Ｎチャンネル・ト
ランジスタ。 出願代理人　斉　藤　　　　勲 ＦＩＧ、　１０ ＦＩＧ、　１２

Claims (10)

    【特許請求の範囲】
  1. （１）Ｉ／Ｏパッドと、 複数の個々のＰチャンネル・トランジスタを有するＰチ
    ャンネル・トランジスタ構造と、 複数の個々のＮチャンネル・トランジスタを有するＮチ
    ャンネル・トランジスタ構造と、 Ｖ＿ｄ＿ｄ受電用端子に共に接続されたＰチャンネル・
    トランジスタ構造の個々のＰチャンネル・トランジスタ
    のソースと、 共通Ｐチャンネル・ドレイン端子に接続されたＰチャン
    ネル・トランジスタ構造の個々のＰチャンネル・トラン
    ジスタのドレインと、 共通Ｐチャンネル・ゲート端子に接続されたＰチャンネ
    ル・トランジスタ構造の個々のＰチャンネル・トランジ
    スタのゲートと、 Ｖ＿ｓ＿ｓ受電用端子に共に接続されたＮチャンネル・
    トランジスタ構造の個々のＮチャンネル・トランジスタ
    のソースと、 共通Ｎチャンネル・ドレイン端子に接続されたＮチャン
    ネル・トランジスタ構造の個々のＮチャンネル・トラン
    ジスタのドレインと、 共通Ｎチャンネル・ゲート端子に接続されたＮチャンネ
    ル・トランジスタ構造の個々のＮチャンネル・トランジ
    スタのゲートとから成り、前記Ｉ／Ｏパッド、Ｐチャン
    ネル・ドレイン端子、Ｐチャンネル・ゲート端子、Ｎチ
    ャンネル・ドレイン端子及びＮチャンネル・ゲート端子
    が希望により選択的に接続されて選ばれた回路構造を形
    成するようにした集積回路の入／出力回路として使用す
    る共通セル。
  2. （２）Ｐチャンネル・ドレイン端子はＩ／Ｏパッドに接
    続され、Ｎチャンネル・ドレイン端子はＩ／Ｏパッドに
    接続され、Ｐチャンネル・ゲート端子は集積回路のＰチ
    ャンネル出力回路に接続されてＰチャンネル出力信号を
    受信し、Ｎチャンネル・ゲート端子は集積回路のＮチャ
    ンネル出力回路に接続されてＮチャンネル出力信号を受
    信するようにした特許請求の範囲第１項記載の共通セル
    。
  3. （３）前記Ｉ／Ｏパッドに接続され、集積回路の入力回
    路に接続可能な入力端子を含み、前記Ｉ／Ｏパッドに課
    された入力信号を前記入力端子に送信して前記入力回路
    に入力するようにした特許請求の範囲第２項記載の共通
    セル。
  4. （４）前記Ｐチャンネル・ドレイン端子はＩ／Ｏパッド
    に接続され、Ｎチャンネル・ドレイン端子はＩ／Ｏパッ
    ドに接続され、前記Ｎ及びＰチャンネル・ゲート端子は
    共通出力端子に共に接続され、前記集積回路の出力回路
    から出力信号を受信して前記Ｉ／Ｏパッドに出力信号を
    送出するようにした特許請求の範囲第１項記載の共通セ
    ル。
  5. （５）前記Ｐチャンネル・ドレイン端子は前記Ｉ／Ｏパ
    ッドに接続され、前記Ｎチャンネル・ドレイン端子は前
    記Ｉ／Ｏパッドに接続され、前記Ｐチャンネル・ゲート
    端子はＶ＿ｄ＿ｄ受電用電圧受電端子に接続され、Ｎチ
    ャンネル・ゲート端子は双方向性オープン・ドレイン出
    力回路を形成する集積回路の出力回路に接続するために
    出力端子に接続するようにした特許請求の範囲第１項記
    載の共通セル。
  6. （６）前記Ｉ／Ｏパッドに接続された入力端子を含み、
    前記入力端子は前記集積回路の入力回路に接続するよう
    に配置され、前記Ｉ／Ｏパッドの入力信号を前記入力端
    子を介して前記入力回路へ送信するようにした特許請求
    の範囲第５項記載の共通セル。
  7. （７）前記Ｐチャンネル・ゲート端子に接続された基準
    を含む特許請求の範囲第２項記載の共通セル。
  8. （８）前記基準は電流ミラーである特許請求の範囲第７
    項記載の共通セル。
  9. （９）前記Ｎチャンネル・ゲート端子に接続された基準
    を含む特許請求の範囲第２項記載の共通セル。
  10. （１０）前記基準は電流ミラーである特許請求の範囲第
    ９項記載の共通セル。
JP61219925A 1985-09-23 1986-09-19 集積回路用共通セルｉ／ｏインタフエ−ス回路 Pending JPS6381944A (ja)

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US06/779,379 US4745305A (en) 1985-09-23 1985-09-23 Common cell I/O interface circuit
US779379 2001-02-07

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