JP2536871B2 - オフ・チップ駆動回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明はオフ・チップ駆動回路に関し、より具体的
には、オフ・チップ駆動回路への入力回路の方がオフ・
チップ駆動回路の出力端が接続されている回路よりも供
給電圧が低くなるように設計されているシステムに含ま
れる、オフ・チップ駆動回路に関するものである。

B.従来技術 より高密度の回路を作成するために半導体集積回路技
術で使用されているデバイスの幾何形状を小さくするた
めに、従来一般に受け入れられてきた５ボルトの標準電
源電圧よりも低い電圧を供給する電圧電源が必要になっ
てきた。とくに、小型デバイスの絶縁層での電圧破壊を
避けるために、それが必要である。５ボルト電源からた
とえば3.3ボルトとより低い電圧の電源に移行する際
に、標準５ボルト電源用に設計された回路と、より低い
3.3ボルト電源用に設計された回路が組み合わされた、
回路混合対が使用されている。一般に、記憶回路の幾何
形状は、記憶回路に接続される論理回路の幾何形状より
も速い速度で小さくなっている。具体的に言うと、相補
形金属酸化物半導体（CMOS）ランダム・アクセス記憶装
置は、現在3.3ボルト電源用に設計されているが、記憶
装置から出力信号またはデータを受け取る、トランジス
タ・トランジスタ論理（TTL）型などの論理回路は、依
然として5.0ボルト電源用に設計されている。この低電
圧の記憶回路からオフ・チップ駆動回路を介して高電圧
の論理回路に給電する場合、記憶回路と論理回路のイン
ターフェースとなるオフ・チップ駆動回路用の一部のデ
バイスの薄い酸化物絶縁層に過剰な電圧ストレスがかか
り、その上、その内部に望ましくない漏電経路ができ
る。

1982年12月27日に出願されたB.D.デイトン（Dayton）
の米国特許第4536665号には、エミッタ結合型論理（EC
L）信号をトランジスタ・トランジスタ型論理（TTL）信
号に変換する回路が開示されている。

1982年３月15日に出願されたK.リューク（Luke）等の
米国特許第4469959号には、相補形金属酸化物半導体（C
MOS）インバータ回路への供給電圧を制御する回路が開
示されている。この回路は、第１および第２の電圧電源
を使用し、第２の電圧電源の電圧の値が変動すると、第
２の電圧電源がインバータ回路に接続されるようになっ
ている。

1979年11月13日に出願された、S.コバヤシ等の米国特
許第4345172号には、出力電圧に応答する制御手段を含
む出力回路が開示されている。

1970年８月14日に出願されたR.S.グリーン（Green）
等の米国特許第3631528号には、消費電力を節減するた
めに、Ｐ−チャネル・デバイスがオンになる前にＮ−チ
ャネル・デバイスをオフにし、また後者がオンになる前
に前者をオフにする手段を含む、低電力相補形駆動回路
が開示されている。

1982年８月13日に出願されたY.スズキ等の米国特許第
4518873号には、直流が流れるのを防止するために遅延
回路を使った、CMOSインバータを駆動するためのバッフ
ァ回路が開示されている。

1976年11月９日に出願されたJ.R.クリッチ（Cricch
i）等の米国特許第4064405号には、複数の電源および電
源端子の一つに接続されたダイオード１個を有する相補
形MOS論理回路が開示されている。

C.発明が解決しようとする問題点 オフ・チップ駆動回路のどのデバイスの絶縁層または
酸化物層に対しても電圧ストレスを生じずに、かつ最小
の漏電経路で、所定の電源電圧をもつ第１の回路と、こ
の所定の電源電圧よりも大きな電源電圧をもつ第２の回
路の間でインターフェースする、改良されたオフ・チッ
プ駆動回路を提供することが、本発明の目的である。

D.問題点を解決するための手段 本発明の教示によれば、信頼性の問題がほとんどな
い、下記のようなオフ・チップ駆動回路が提供される。
すなわち、このオフ・チップ駆動回路は、出力端子と第
１の電圧降下ダイオードとの間に配置されたプルアップ
装置、および上記のプルアップ装置と電圧降下ダイオー
ドの間の共通点に接続された第１の電圧制限回路を含ん
でいる。このオフ・チップ駆動回路は、さらにプルアッ
プ装置の制御素子に出力端が接続された、入力インバー
タ回路を含んでいる。このインバータ回路は、第２の電
圧降下ダイオードに直列に接続されたＰ−チャネル電界
効果トランジスタとＮ−チャネル電界効果トランジス
タ、および上記の第２の電圧降下ダイオードとＰ−チャ
ネル電界効果トランジスタの間の共通点に接続された第
２の電圧制限回路を含んでいる。出力端子と基準電圧点
の間に、パス装置に直列に接続されたプルダウン装置が
設けられている。このプルダウン装置は、Ｎ−チャネル
電界効果トランジスタであることが好ましく、プルアッ
プ装置はＰ−チャネル電界効果トランジスタであること
が好ましい。

E.実施例 図をより詳しく参照すると、本発明のオフ・チップ駆
動回路の好ましい実施例の回路図が示されている。図の
回路は、CMOS技術で作成され、Ｐ−チャネル電界効果ト
ランジスタをゲート電極及び対角線を引いた長方形で示
し、Ｎ−チャネル電界効果トランジスタをゲート電極及
び対角線を引かない長方形で示してある。図に示した本
発明のオフ・チップ駆動回路は、CMOS記憶システムのセ
ンス増幅器など適当な信号源（図示せず）から、それぞ
れ相補形信号または差動形信号、すなわちデータおよび を受け取る、第１の入力端子10および第２の入力端子12
を備えている。入力端子10は、第１の入力インバータ14
の制御ゲートに接続されている。入力インバータ14は、
Ｎ−チャネル電界効果トランジスタ16とＰ−チャネル電
界効果トランジスタ18を含み、その出力端子またはノー
ドがノードＡとして示してある。入力インバータ14と好
ましくは電圧が4.5ボルトから5.5ボルトの間の値をとる
電圧電源VHとの間に、Ｎ−チャネル電界効果トランジス
タが電圧降下ダイオードとして接続されている。図のオ
フ・チップ駆動回路の上側半分は、この駆動回路によっ
て駆動される５ボルト回路に高レベル出力を与える回路
部分である。上側の回路部分は、第１の入力端子10の信
号（データ）に応答して5V回路を高レベル駆動するのに
十分な駆動能力を持つ必要があり、電源電圧VHは4.5ボ
ルト〜5.5ボルトにされる。電源電圧VHは、後述するよ
うに、例えば、5.5ボルトにされる。電圧降下ダイオー
ド20は、閾値電圧が約１ボルトである。電圧降下ダイオ
ード20と入力インバータ14の間の共通点またはノード
は、ノードＢとして示してある。ノードＢと大地などの
基準電位点の間に、電圧制限回路22が接続されている。
電圧制限回路22は、Ｎ−チャネル電界効果トランジスタ
24とＰ−チャネル電界効果トランジスタ26および28を含
む直列回路である。Ｎ−チャネル電界効果トランジスタ
24、Ｐ−チャネル電界効果トランジスタ26および28の制
御ゲートには、それぞれ電圧エネーブルＲ、VDD、およ
びＤ出力が印加される。電圧降下ダイオード20と並列に
Ｐ−チャネル電界効果トランジスタ30が接続されてい
る。Ｐ−チャネル電界降下トランジスタ30の制御ゲート
には電圧エネーブルＰが印加される。

入力インバータ14の出力端Ａは、プルアップ装置とし
て働くＰ−チャネル電界効果トランジスタ32の制御ゲー
トに接続されている。プルアップ装置32と電源VHの間に
は、Ｎ−チャネル電界効果トランジスタ34が電圧降下ダ
イオードとして接続されている。プルアップ装置32と電
圧降下ダイオード34の間に共通点またはノードは、ノー
ドＣとして示してある。電圧降下ダイオード34と並列に
Ｐ−チャネル電界効果トランジスタ36が接続されてい
る。Ｐ−チャネル電界効果トランジスタ36のゲートに
は、電圧エネーブルＰが印加される。ノードＣと基準電
位点の間に第２の電圧制限回路38が接続されている。電
圧制限回路38は、直列に配置されたＮ−チャネル電界効
果トランジスタ40とＰ−チャネル電界効果トランジスタ
42および44を含んでいる。Ｎ−チャネル電界効果トラン
ジスタ40、Ｐ−チャネル電界効果トランジスタ42および
44の制御ゲートには、それぞれ電圧エネーブルＲ、VD
D、およびＤ出力が印加される。

第２の入力インバータ46の入力端には、信号 を受け取る相補形入力端子12が接続されている。入力イ
ンバータ46は、Ｎ−チャネル電界効果トランジスタ48と
Ｐ−チャネル電界効果トランジスタ50を含み、その出力
ノードがノードＤとして示してある。入力インバータ46
は、電源端子VDDと基準電位点の間に接続されている。
端子VDDは、電圧が電源VHの電圧より低く、好ましく
は、たとえば3.0ないし3.5ボルトとVHよりも閾値電圧の
２倍以上低く、チップ上に生成される。図のオフ・チッ
プ駆動回路の下側半分は、この駆動回路によって駆動さ
れる５ボルト回路に低レベル出力を与える回路部分であ
る。下側の回路部分は、第２の入力端子12の信号 に応答して出力端子62を大地基準電位点に結合するだけ
であり、高電圧駆動能力を持つ必要がないから、電源電
圧VDDは低電圧回路用の電源電圧3.0〜3.5ボルトで十分
である。第２の入力インバータ46の出力端子またはノー
ドＤは、第３のインバータ52の入力端に接続されてい
る。インバータ52は、Ｎ−チャネル電界効果トランジス
タ54とＰ−チャネル電界効果トランジスタ56を含んでい
る。インバータ52の出力端子またはノードは、Ｅで示さ
れている。出力端子Ｅは、プルダウン装置として働くＮ
−チャネル電界効果トランジスタ58の制御ゲートに接続
されている。出力端子Ｄ出力62とプルダウン装置58の間
に、パス・トランジスタとして働くＮ−チャネル電界効
果トランジスタ60が接続されている。外部回路または外
部システム64が、適当な手段によってスイッチ手段66を
介して出力端子62に選択的に接続できる。外部システム
64は、トランジスタ・トランジスタ型論理（TTL）回路
でよく、一般に別個の半導体チップ上に作成され、０ボ
ルトから＋5.5ボルトの範囲の電圧をもつ。

図に示したオフ・チップ駆動回路の各トランジスタ
は、入力端子10および12に接続されるセンス増幅器など
の回路（図示せず）中のトランジスタと共に、共通のた
とえばシリコン製の半導体基板またはチップ中で、たと
えば3.3ボルトの低電圧で動作するように設計される。
したがって、トランジスタの制御ゲートとチャネル領域
の間に挿入される誘電層または絶縁層、すなわちゲート
酸化物は、許容できる閾値電圧をもつトランジスタをも
たらすため、非常に薄くされる。このゲート酸化物は、
3.3ボルトのストレスに耐えるように設計されているた
め、酸化物の両端間にずっと大きな電圧が印加される
と、破壊する。

現在の技術では、ダイナミックまたはスタティックな
記憶回路は3.3ボルトの電源用に設計することが好まし
く、一方論理回路など他の回路は5.5ボルトの電源用に
設計することが好ましいが、これらの異なる回路を相互
接続しなければならないので、これらの異なる回路間の
界面にある一部のトランジスタは、高供給電圧技術の回
路と低供給電圧技術の回路が共用する母線または端子上
の高供給電圧技術からの電圧によつて生じる高電圧スイ
ングにより、低供給電圧技術のトランジスタのゲート酸
化物に過度のストレスがかかるため、信頼性の点で問題
が生じることが判明している。さらに、異なる供給電圧
を有する回路を相互接続するとき、低供給電圧技術で作
られた回路のトランジスタの一部がオンになるという望
ましくない結果を生じ、共通母線上の電圧を放電させる
ことも判明している。

図に示した本発明の回路は、上記の問題をなくし、ま
たは少なくとも最小限に抑えることができる。

本発明のオフ・チップ駆動回路の動作においては、待
機中、入力端子10および12にかかる電圧は０ボルトであ
り、トランジスタ20中での電圧降下のためにプルアップ
・トランジスタ32の制御ゲートに約4.5ボルトの電圧を
供給し、またプルダウン・トランジスタ58の制御ゲート
に０ボルトの電圧を供給する。待機中、スイッチ66は閉
じていることがあり、また出力端子に０ないし5.5ボル
トの電圧スイングが印加されることがある。プルアップ
・トランジスタ32の制御ゲートにかかる電圧は約4.5ボ
ルトなので、プルアップ・トランジスタ32のゲート酸化
物にかかるストレスは最小であるが、トランジスタ32は
偶然にオンになることがあることは明白である。しか
し、逆バイアス・ダイオードとして働くトランジスタ34
を備えているため、外部システム64に低インピーダンス
効果が加わらない。プルダウン・トランジスタ58の制御
ゲートに０ボルトがかかるので、パス・トランジスタ60
がなければ、トランジスタ58のゲート酸化物の両端間に
高電圧ストレスが生じるはずである。ダイオード20にサ
ブスレショルド電流が流れる結果として、長時間の待機
中に、ノードＢの、したがってノードＡの電圧が電源電
圧VHまで、すなわち5.5ボルトの高さまで上昇するのを
防止するため、電圧制限回路22は、トランジスタ24がエ
ネーブルＲ電圧によってオンになっている状態において
ノードＢの電圧が電源電圧VDDよりも閾値電圧だけ高い
電圧に上昇した時に、漏電経路を与えるように設計され
る。エネーブルＲ電圧は適当な電源から取られるが、こ
れはオフ・チップ駆動回路が電源オンの後動作可能な状
態にされる時に高電圧レベルVDDにされ、そうでない時
に低電圧レベル（大地基準電圧）にされる。エネーブル
Ｐ電圧は、本発明に従って電源電圧VHを使用する通常動
作の時は高電圧レベルVHにあり、後述するように、電源
電圧VHの代わりに電源電圧VDDを使用する変形の場合に
低電圧レベル（大地基準電圧）にされる。また、ノード
Ｃの電圧がVDDよりも閾値電圧だけ高い電圧に上昇する
のを防止するため、電圧制限回路38がオンになって、ノ
ードＣと大地基準電圧との間に漏電経路を与える。もし
ノードＢ、Ａ、Ｃの電圧が長時間の待機中にVHまで上昇
すると、トランジスタ16、18、32のゲート酸化物が過度
の電圧ストレスを受けることになる。しかしそのような
場合は、電圧制限回路22および38が動作して漏電経路を
与え、過電圧ストレスを防止する。待機中に、出力端子
62が外部回路64によって高電圧VHに引き上げられた場合
は、トランジスタ28および44が出力電圧Ｄ出力によって
オフに保たれ、出力端子62から大地への漏電経路の形成
を防止する。

待機後、相補形信号データと が入力端子10と12に印加されるときは、入力端子10と12
での電圧スイングは０ないし3.3ボルトであり、出力端
子62の出力電圧は、TTL技術の場合0.6ボルトから2.4ボ
ルトの間でスイングする。電圧降下ダイオード20、34が
設けられなければ、高い供給電圧VHによってトランジス
タ16、18、32のゲート酸化物の両端間に過度の電圧スト
レスがかかるが、電圧降下ダイオード20、34はこれを防
止する。また、トランジスタ20および34は逆バイアス・
ダイオードとして配列されており、したがって、待機中
に高電圧外部回路64から出力端子62に高電圧が印加され
た時に、特に、ダイオード34に電流が流れないようにす
る。

本発明の実施例では、出力端子62に所期の駆動能力を
持たせるために、5.5ボルトの電源を使用した。本発明
を構成するものではないが、電源VHとしてこれよりも低
い電圧、例えばVDDを与えるのが好ましい場合は、その
ようにすることもできる。その場合は、電圧降下ダイオ
ード20および34が不要である。この時は、電圧エネーブ
ルＰ信号を低レベルにし、バイパス・トランジスタ30お
よび36をオンにして、ダイオード20および34を短絡す
る。電源VHの電圧がVDDの場合、電圧制限回路22および3
8は動作しない。

本発明のオフ・チップ駆動回路が、ゲート酸化物中に
過度のストレスを生じずに、かつ直接漏電経路を最小限
にしまたはなくして、出力端子62に高駆動電圧を供給す
ることは明白である。

【図面の簡単な説明】

図は、本発明の好ましい実施例の回路図である。 10、12……入力端子、14、46、52……入力インバータ、
18、26、28、30、36、42、44、50、56……Ｐ−チャネル
電界効果トランジスタ、16、24、40、48、54、60……Ｎ
−チャネル電界効果トランジスタ、20、34……電圧降下
ダイオード、22、38……電圧制限回路、32……プルアッ
プＰ−チャネル電界効果トランジスタ、58……プルダウ
ンＮ−チャネル電界効果トランジスタ、62……出力端
子、VH、VDD……電圧電源。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力端子と、 出力端子と、 電源端子と、 前記電源端子と回路ノードとの間に接続された電圧降下
   ダイオードと、 前記回路ノードと前記出力端子との間に接続され、制御
   ゲートが前記入力端子の入力信号に応答するように結合
   されたプルアップ電界効果トランジスタと、 前記回路ノードと基準電位点との間に直列に接続された
   第１及び第２の電界効果トランジスタを含み、前記第１
   の電界効果トランジスタの制御ゲートが上記出力端子に
   接続され、前記第２の電界効果トランジスタの制御ゲー
   トが前記電源の電圧よりも低い所定の一定電圧に接続さ
   れ、前記回路ノードと基準電位点との間に漏電経路を与
   えて前記回路ノードの過剰な電圧上昇を制限する電圧制
   限回路と を含むオフ・チップ駆動回路。