JPS61270916A - ３ステ−ト・ドライバ回路 - Google Patents
３ステ−ト・ドライバ回路Info
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- JPS61270916A JPS61270916A JP60113651A JP11365185A JPS61270916A JP S61270916 A JPS61270916 A JP S61270916A JP 60113651 A JP60113651 A JP 60113651A JP 11365185 A JP11365185 A JP 11365185A JP S61270916 A JPS61270916 A JP S61270916A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、バイポーラＣＭＯＳ（相補型金属酸化膜半
導体）混載型の集積回路上に設けられる３ステート・ド
ライバ回路に関する。
導体）混載型の集積回路上に設けられる３ステート・ド
ライバ回路に関する。
［発明の技術的背景］
従来、０ＭＯＳ型の３ステート・ドライバ回路は、例え
ば第７図に示すように構成されている。
ば第７図に示すように構成されている。
すなわち、入力データ信号りは、インバータ１１により
反転された後、ノア回路１２およびナンド回路１３の一
方の入力端に供給される。上記ナンド回路１３の他方の
入力端には制御信号ＥＮが供給され、上記ノア回路１２
の他方の入力端にはこの制御信号ＥＮがインバータ１４
を介して供・給される。上記ノア回路１２の出力は、イ
ンバータ１５により反転されて、一端が電源ＶＤＤに接
続されたＰチャネル型のＭＯＳトランジスタ１６のゲー
トに供給される。
反転された後、ノア回路１２およびナンド回路１３の一
方の入力端に供給される。上記ナンド回路１３の他方の
入力端には制御信号ＥＮが供給され、上記ノア回路１２
の他方の入力端にはこの制御信号ＥＮがインバータ１４
を介して供・給される。上記ノア回路１２の出力は、イ
ンバータ１５により反転されて、一端が電源ＶＤＤに接
続されたＰチャネル型のＭＯＳトランジスタ１６のゲー
トに供給される。
また、上記ナンド回路１３の出力は、インバータ１１に
より反転され、上記ＭＯＳトランジスタ１６の他端と接
地点間に接続されたＮチャネル型のＭＯＳトランジスタ
１８のゲートに供給される。そして、上記ＭＯＳトラン
ジスタ１６と１８との接続点から出力信号ＯＵＴを得る
ようになっている。なお、上記最終段のＭＯＳトランジ
スタ１６．１８は、大容量の負荷をドライブするために
、Ｗ／Ｌ（Ｗ：グート幅、Ｌ：ゲート長）が大きく設定
されている。
より反転され、上記ＭＯＳトランジスタ１６の他端と接
地点間に接続されたＮチャネル型のＭＯＳトランジスタ
１８のゲートに供給される。そして、上記ＭＯＳトラン
ジスタ１６と１８との接続点から出力信号ＯＵＴを得る
ようになっている。なお、上記最終段のＭＯＳトランジ
スタ１６．１８は、大容量の負荷をドライブするために
、Ｗ／Ｌ（Ｗ：グート幅、Ｌ：ゲート長）が大きく設定
されている。
次に、上記のような構成において動作を説明する。制御
信号ＥＮがハイレベルの時、上記ノア回路１２およびナ
ンド回路１３の出力は、入力データ信号りに対しては単
なるインバータと同じになるため、この回路はドライバ
として動作する。一方、制御信号ＥＮがローレベルの時
には、ノア回路１２はローレベルを出力するためＭＯＳ
トランジスタ１６はオフ状態、ナンド回路１３はハイレ
ベルを出力するためＭＯＳトランジスタ１８もオフ状態
となり、出力端はハイインピーダンス状態となる。
信号ＥＮがハイレベルの時、上記ノア回路１２およびナ
ンド回路１３の出力は、入力データ信号りに対しては単
なるインバータと同じになるため、この回路はドライバ
として動作する。一方、制御信号ＥＮがローレベルの時
には、ノア回路１２はローレベルを出力するためＭＯＳ
トランジスタ１６はオフ状態、ナンド回路１３はハイレ
ベルを出力するためＭＯＳトランジスタ１８もオフ状態
となり、出力端はハイインピーダンス状態となる。
第８図（ａ）、（ｂ）および第９図（ａ）。
（ｂ）はそれぞれ、前記第７図の回路をドライバとして
動作させた時のシュミレーション結果を示している。こ
こで、各回路を構成するＮチャネル型のＭＯＳトランジ
スタのゲート長はＬ１２．２μｍ１Ｐチヤネル型のＭＯ
ＳトランジスタはＬ−１，５μｍであり、各ＭＯＳトラ
ンジスタのゲート幅Ｗは以下に示すように設定している
。
動作させた時のシュミレーション結果を示している。こ
こで、各回路を構成するＮチャネル型のＭＯＳトランジ
スタのゲート長はＬ１２．２μｍ１Ｐチヤネル型のＭＯ
ＳトランジスタはＬ−１，５μｍであり、各ＭＯＳトラ
ンジスタのゲート幅Ｗは以下に示すように設定している
。
インバータ１、１４・・・Ｗｐ／Ｗｎ−４，５／３ノア
回路１２・Ｗｐ／Ｗｎ−９／６ナ ンド回路・・・Ｗｐ／Ｗｎ＝６／４イ ンバータ１５−Ｖｌ／Ｗｎ−２７／１８インバータ１７
・Ｗｐ／Ｗｎ−１８／１２ＭＯＳトランジス９１Ｇ・＝
ＷＤ−２０２ＭＯＳトランジスタ１８−Ｗ ｎ −１３
５なお、ＷｐはＰチャネル型のＭＯＳトランジスタのゲ
ート幅であり、ｗｎはＮチャネル型のＭＯＳトランジス
タのゲート幅である。また、各ゲート幅Ｗの単位はμｍ
である。
回路１２・Ｗｐ／Ｗｎ−９／６ナ ンド回路・・・Ｗｐ／Ｗｎ＝６／４イ ンバータ１５−Ｖｌ／Ｗｎ−２７／１８インバータ１７
・Ｗｐ／Ｗｎ−１８／１２ＭＯＳトランジス９１Ｇ・＝
ＷＤ−２０２ＭＯＳトランジスタ１８−Ｗ ｎ −１３
５なお、ＷｐはＰチャネル型のＭＯＳトランジスタのゲ
ート幅であり、ｗｎはＮチャネル型のＭＯＳトランジス
タのゲート幅である。また、各ゲート幅Ｗの単位はμｍ
である。
前記第７図の回路の出力端に５．ＯｐＦの容量性負荷を
接続したときのドライバ回路による出力遅延は、第８図
（ｂ）および第９図（ｂ）に示すように、立ち上がりが
３．５ｎＳ、立ち下がりが３．２ｎＳとなっている。第
８図（ａ）、第９図（ａ）にはＭＯＳトランジスタ１６
．１８に流れる電流を示しているが、貫通電流はごく僅
がであることが見て取れる。なお、第８図（ａ）、（ｂ
）および第９図（ａ）、（ｂ）にｊ５いｒ、−ＪＦＪｉ
ｌｌｌ［１２１は入力データ信号りの波形、破線２２は
出力信号ＯＵＴの波形、一点鎖線２３はＭＯＳトランジ
スタ１８のドレイン電流、破１１６はＭＯＳ トランジ
スタ１６のドレイン電流である。
接続したときのドライバ回路による出力遅延は、第８図
（ｂ）および第９図（ｂ）に示すように、立ち上がりが
３．５ｎＳ、立ち下がりが３．２ｎＳとなっている。第
８図（ａ）、第９図（ａ）にはＭＯＳトランジスタ１６
．１８に流れる電流を示しているが、貫通電流はごく僅
がであることが見て取れる。なお、第８図（ａ）、（ｂ
）および第９図（ａ）、（ｂ）にｊ５いｒ、−ＪＦＪｉ
ｌｌｌ［１２１は入力データ信号りの波形、破線２２は
出力信号ＯＵＴの波形、一点鎖線２３はＭＯＳトランジ
スタ１８のドレイン電流、破１１６はＭＯＳ トランジ
スタ１６のドレイン電流である。
［背景技術の問題点］
しかし、上述した従来の０ＭＯＳ型の３ステート・ドラ
イバ回路は、大きな負荷ドライブ能力を得るためには、
最終段にゲート幅の大きなＭＯＳトランジスタを必要と
し、また、それに合わせて他のインバータ、ノア回路、
ナンド回路等のディメンジョンを大きく設定する必要が
あり、パターン面積が大きくなる欠点があった。
イバ回路は、大きな負荷ドライブ能力を得るためには、
最終段にゲート幅の大きなＭＯＳトランジスタを必要と
し、また、それに合わせて他のインバータ、ノア回路、
ナンド回路等のディメンジョンを大きく設定する必要が
あり、パターン面積が大きくなる欠点があった。
［発明の目的］
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、パターン面積を増大させるこ
となく、大きな駆動能力が得られる３ステート・ドライ
バ回路を提供することである。
その目的とするところは、パターン面積を増大させるこ
となく、大きな駆動能力が得られる３ステート・ドライ
バ回路を提供することである。
［発明の概要〕
すなわち、この発明においては、上記の目的を達成する
ために、バイポーラＣＭＯＳ混載型集積回路で利用可能
なバイポーラトランジスタを利用して３ステート・ドラ
イバ回路を構成したもので、コレクタが電源に接続され
る第１バイポーラトランジスタと、この第１バイポーラ
トランジスタのエミッタにコレクタが接続されエミッタ
が接地点に接続される第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのコレクタに一端が接
続されデータ入力信号が供給される第１インバータの出
力で導通制御される第１導電型の第１ＭＯＳトランジス
タと、この第１ ＭＯＳ トランジスタの他端と上記第
１バイポーラトランジスタのベース間に接続され制御信
号が供給される第２インバータの出力で導通制御される
第１導電型の第２ＭＯ３トランジスタと、上記第１バイ
ポーラトランジスタのベースと接地点間に接続され上記
第１インバータの出力で導通制御される第２導電型の第
３ＭＯＳトランジスタと、一端が上記第２バイポーラト
ランジスタのコレクタに接続され上記第１インバータの
出力で導通制御される第２導電型の第４ＭＯＳトランジ
スタと、上記第４ＭＯＳトランジスタの他端と上記第２
バイポーラトランジスタのベース間に接続され制御信号
で導通制御される第２導電型の第５ＭＯＳトランジスタ
と、上記第１バイポーラトランジスタのベースと接地点
間に接続され上記第２．第３ＭＯＳトランジスタの接続
点の電位で導通制御される第２導電型の第６ＭＯＳトラ
ンジスタとによって３ステート・ドライバ回路を構成し
、前記第、第２バイポーラトランジスタの接続点から出
力−を得ようにしている。
ために、バイポーラＣＭＯＳ混載型集積回路で利用可能
なバイポーラトランジスタを利用して３ステート・ドラ
イバ回路を構成したもので、コレクタが電源に接続され
る第１バイポーラトランジスタと、この第１バイポーラ
トランジスタのエミッタにコレクタが接続されエミッタ
が接地点に接続される第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのコレクタに一端が接
続されデータ入力信号が供給される第１インバータの出
力で導通制御される第１導電型の第１ＭＯＳトランジス
タと、この第１ ＭＯＳ トランジスタの他端と上記第
１バイポーラトランジスタのベース間に接続され制御信
号が供給される第２インバータの出力で導通制御される
第１導電型の第２ＭＯ３トランジスタと、上記第１バイ
ポーラトランジスタのベースと接地点間に接続され上記
第１インバータの出力で導通制御される第２導電型の第
３ＭＯＳトランジスタと、一端が上記第２バイポーラト
ランジスタのコレクタに接続され上記第１インバータの
出力で導通制御される第２導電型の第４ＭＯＳトランジ
スタと、上記第４ＭＯＳトランジスタの他端と上記第２
バイポーラトランジスタのベース間に接続され制御信号
で導通制御される第２導電型の第５ＭＯＳトランジスタ
と、上記第１バイポーラトランジスタのベースと接地点
間に接続され上記第２．第３ＭＯＳトランジスタの接続
点の電位で導通制御される第２導電型の第６ＭＯＳトラ
ンジスタとによって３ステート・ドライバ回路を構成し
、前記第、第２バイポーラトランジスタの接続点から出
力−を得ようにしている。
Ｃ発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第１図に示す３ステート・ドライバ回路は、バイ
ポー５０ＭＯＳ混載型の集積回路上に形成されるもので
、′Ｉｌ源ＶＤＤが供給される電源端子３１には、ＮＰ
Ｎ型の第１バイポーラトランジスタ３２のコレクタが接
続される。このバイポーラトランジスタ３２のエミッタ
と接地点間には、ＮＰＮ型の第２バイポーラトランジス
タ３３のコレクタ、エミッタがそれぞれ接続される。上
記バイポーラトランジスタ３２のコレクタ、ベース間に
は、Ｐチャネル型（第１導電型）の第、第２ＭＯＳトラ
ンジスタ３４．３５が直列接続される。
する。第１図に示す３ステート・ドライバ回路は、バイ
ポー５０ＭＯＳ混載型の集積回路上に形成されるもので
、′Ｉｌ源ＶＤＤが供給される電源端子３１には、ＮＰ
Ｎ型の第１バイポーラトランジスタ３２のコレクタが接
続される。このバイポーラトランジスタ３２のエミッタ
と接地点間には、ＮＰＮ型の第２バイポーラトランジス
タ３３のコレクタ、エミッタがそれぞれ接続される。上
記バイポーラトランジスタ３２のコレクタ、ベース間に
は、Ｐチャネル型（第１導電型）の第、第２ＭＯＳトラ
ンジスタ３４．３５が直列接続される。
上記ＭｏＳトランジスタ３４のゲートには、入力データ
信号りが供給される第１のインバータ３６の出力端が接
続され、上記ＭｏＳトランジスタ３５のゲートには制御
信号ＥＮが供給される第２のインバータ３７の出力端が
接続される。また、上記バイポーラトランジスタ３２の
ベースと接地点間には、Ｎチャネル型（第２導電型）の
第３ＭＯＳトランジスタ３８が接続され、このＭＯＳト
ランジスタ３８のゲートには上記インバータ３θの出力
端が接続される。一方、前記バイポーラトランジスタ３
３のコレクタ、ベース間には、Ｎチャネル型の第４．第
５ＭＯＳトランジスタ３９．４０が直列接続される。上
記ＭｏＳトランジスタ３９のゲートには、前記インバー
タ３６の出力端が接続され、上記ＭＯＳトランジスタ４
０のゲートには、制御信号ＥＮが供給される。そして、
上記バイポーラトランジスタ３３のベースと接地点間に
はＮチャネル型の第６ＭＯＳトランジスタ４１が接続さ
れ、このＭＯＳトランジスタ４１のゲートには前記ＭＯ
Ｓトランジスタ３５と３８との接続点が接続されて成る
。
信号りが供給される第１のインバータ３６の出力端が接
続され、上記ＭｏＳトランジスタ３５のゲートには制御
信号ＥＮが供給される第２のインバータ３７の出力端が
接続される。また、上記バイポーラトランジスタ３２の
ベースと接地点間には、Ｎチャネル型（第２導電型）の
第３ＭＯＳトランジスタ３８が接続され、このＭＯＳト
ランジスタ３８のゲートには上記インバータ３θの出力
端が接続される。一方、前記バイポーラトランジスタ３
３のコレクタ、ベース間には、Ｎチャネル型の第４．第
５ＭＯＳトランジスタ３９．４０が直列接続される。上
記ＭｏＳトランジスタ３９のゲートには、前記インバー
タ３６の出力端が接続され、上記ＭＯＳトランジスタ４
０のゲートには、制御信号ＥＮが供給される。そして、
上記バイポーラトランジスタ３３のベースと接地点間に
はＮチャネル型の第６ＭＯＳトランジスタ４１が接続さ
れ、このＭＯＳトランジスタ４１のゲートには前記ＭＯ
Ｓトランジスタ３５と３８との接続点が接続されて成る
。
次に、上記のような構成において動作を説明する。ＩＪ
ＩＩＩ信号ＥＮがハイレベルのとき、バイポーラトラ
ンジスタ３２．３３の導通および非導通状態は、入力デ
ータ信＠Ｄのレベルによって制御される。
ＩＩＩ信号ＥＮがハイレベルのとき、バイポーラトラ
ンジスタ３２．３３の導通および非導通状態は、入力デ
ータ信＠Ｄのレベルによって制御される。
すなわち、入力データ信号りがハイレベルのときは、Ｍ
ｏＳトランジスタ３４のゲートにＯ−レベルの信号が入
力されるためこのＭＯＳ トランジスタ３４はオン状態
となる。この時、制御信号ＥＮのハイレベルによりＭＯ
Ｓトランジスタ３５のゲートにもローレベルの信号が供
給されるため、ＭＯＳトランジスタ３５もオン状賂とな
り、パイボーラトランジスタ３２のベースに電流が供給
されてこのバイポーラトランジスタ３２がオン状態とな
る。この時、ＭＯＳトランジスタ３９にもローレベルが
印加され、ＭＯＳトランジスタ３９はオフ状態となる。
ｏＳトランジスタ３４のゲートにＯ−レベルの信号が入
力されるためこのＭＯＳ トランジスタ３４はオン状態
となる。この時、制御信号ＥＮのハイレベルによりＭＯ
Ｓトランジスタ３５のゲートにもローレベルの信号が供
給されるため、ＭＯＳトランジスタ３５もオン状賂とな
り、パイボーラトランジスタ３２のベースに電流が供給
されてこのバイポーラトランジスタ３２がオン状態とな
る。この時、ＭＯＳトランジスタ３９にもローレベルが
印加され、ＭＯＳトランジスタ３９はオフ状態となる。
従って、バイポーラトランジスタ３３はオフ状態となる
。上記バイポーラトランジスタ３２のオン状態、３３の
オフ状態により出力端子に接続された負荷が充電される
と、出力信号ＯＵＴがハイレベルとなる。これによって
バイポーラトランジスタ３３のベース電位が上昇するが
、ＭＯＳトランジスタ４１がオン状態となっているため
、バイポーラトランジスタ３３のオフ状態は維持される
。
。上記バイポーラトランジスタ３２のオン状態、３３の
オフ状態により出力端子に接続された負荷が充電される
と、出力信号ＯＵＴがハイレベルとなる。これによって
バイポーラトランジスタ３３のベース電位が上昇するが
、ＭＯＳトランジスタ４１がオン状態となっているため
、バイポーラトランジスタ３３のオフ状態は維持される
。
一方、入力データ信号りがローレベルのときは、ＭＯＳ
トランジスタ３９がオン状態となるため（このときＭｏ
Ｓトランジスタ４０は制御信号ＥＮのハイレベルにより
オンしている）、バイポーラトランジスタ３３にベース
電流が供給されてこのバイポーラトランジスタ３３がオ
ン状態となる。この時、ＭＯＳトランジスタ３４はオフ
状態、ＭＯＳトランジスタ３８はオン状態となり、バイ
ポーラトランジスタ３２のベースを接地電位に設定する
ため、バイポーラトランジスタ３２は完全なオフ状態と
なる。
トランジスタ３９がオン状態となるため（このときＭｏ
Ｓトランジスタ４０は制御信号ＥＮのハイレベルにより
オンしている）、バイポーラトランジスタ３３にベース
電流が供給されてこのバイポーラトランジスタ３３がオ
ン状態となる。この時、ＭＯＳトランジスタ３４はオフ
状態、ＭＯＳトランジスタ３８はオン状態となり、バイ
ポーラトランジスタ３２のベースを接地電位に設定する
ため、バイポーラトランジスタ３２は完全なオフ状態と
なる。
よって、出力端子に接続された負荷の電荷はバイポーラ
トランジスタ３３により放電される。
トランジスタ３３により放電される。
また、制御信号ＥＮがローレベルのときは、ＭｏＳトラ
ンジスタ３５．４０がオフ状態となるため、バイポーラ
トランジスタ３２．３３はオフ状態となり、出力端子は
ハイインピーダンス状態となる。
ンジスタ３５．４０がオフ状態となるため、バイポーラ
トランジスタ３２．３３はオフ状態となり、出力端子は
ハイインピーダンス状態となる。
第２図（ａ）、（ｂ）ないし第５図（ａ）。
（ｂ）はそれぞれ、前記第１図の回路のシュミレーショ
ン結果を示している。ここでは、各Ｎチャネル型のＭＯ
Ｓトランジスタのゲート長がＬ−１，２μｍ、Ｐチャネ
ル型のＭＯＳトランジスタのゲート長をＬ−１，５μｍ
としている。また、ゲート幅Ｗは、 ＭＯＳ トランジスタ３９．４０・Ｗ ｎ ＝ １０Ｍ
ＯＳトランジスタ３４．３５・Ｗ ｌ） −１０ＭｏＳ
トランジスタ４１・・・Ｗｎ−３ＭｏＳトランジスタ３
８・・・Ｗｎ−６インバータ３６・Ｗｐ／Ｗｎ−４，５
／３インバータ３７・Ｗｐ／Ｗｎ −１０／ １０なお
、バイポーラトランジスタ３２．３３のβＦ−８５に設
定している。
ン結果を示している。ここでは、各Ｎチャネル型のＭＯ
Ｓトランジスタのゲート長がＬ−１，２μｍ、Ｐチャネ
ル型のＭＯＳトランジスタのゲート長をＬ−１，５μｍ
としている。また、ゲート幅Ｗは、 ＭＯＳ トランジスタ３９．４０・Ｗ ｎ ＝ １０Ｍ
ＯＳトランジスタ３４．３５・Ｗ ｌ） −１０ＭｏＳ
トランジスタ４１・・・Ｗｎ−３ＭｏＳトランジスタ３
８・・・Ｗｎ−６インバータ３６・Ｗｐ／Ｗｎ−４，５
／３インバータ３７・Ｗｐ／Ｗｎ −１０／ １０なお
、バイポーラトランジスタ３２．３３のβＦ−８５に設
定している。
出力端子に５．○ｐＦの容量性負荷を接続したときの、
各バイポーラトランジスタ３２．３３に流れる電流は、
第２図（ａ）、第３図（ａ）に示すようになり、入力波
形に対する応答波形は、第２図（ｂ）、第３図（ｂ）に
示すようになった。立ち上がりおよび立ち下がり共に遅
延時間は３．２ｎＳとなっている。この時の貫通電流は
、バイポーラトランジスタ３２．３３が同時にオン状態
となる期間がないため、図示するように無視し得る程度
となっている。
各バイポーラトランジスタ３２．３３に流れる電流は、
第２図（ａ）、第３図（ａ）に示すようになり、入力波
形に対する応答波形は、第２図（ｂ）、第３図（ｂ）に
示すようになった。立ち上がりおよび立ち下がり共に遅
延時間は３．２ｎＳとなっている。この時の貫通電流は
、バイポーラトランジスタ３２．３３が同時にオン状態
となる期間がないため、図示するように無視し得る程度
となっている。
なお、第２図（ａ）、（ｂ）および第３図（ａ）、（ｂ
）において、一点鎖線５１は入力データ信号りの波形、
破線５２は出力信号ＯＵＴの波形、二点鎖線５３はバイ
ポーラトランジスタ３３のベース電位、破線５４はバイ
ポーラトランジスタ３２のベース電位、一点鎖線５５は
バイポーラトランジスタ３３のエミッタ電流、破線５６
はバイポーラトランジスタ３２のエミッタ電流である。
）において、一点鎖線５１は入力データ信号りの波形、
破線５２は出力信号ＯＵＴの波形、二点鎖線５３はバイ
ポーラトランジスタ３３のベース電位、破線５４はバイ
ポーラトランジスタ３２のベース電位、一点鎖線５５は
バイポーラトランジスタ３３のエミッタ電流、破線５６
はバイポーラトランジスタ３２のエミッタ電流である。
第４図（ａ）、（ｂ）および第５図（ａ）。
（ｂ）は、制御信号ＥＮをローレベルに設定したときの
シュミレーション結果を示している。ここで示している
のはハイインピーダンスに設定された出力端子を別のイ
ンバータで駆動したときの電流波形と応答波形である。
シュミレーション結果を示している。ここで示している
のはハイインピーダンスに設定された出力端子を別のイ
ンバータで駆動したときの電流波形と応答波形である。
第４図（ａ）、（ｂ）は、入力データ信号りがローレベ
ル、第５図（ａ）、（ｂ）は入力データ信号りがハイレ
ベルの場合である。これらの図から出力端子がハイイン
ピーダンスであることが確認される。
ル、第５図（ａ）、（ｂ）は入力データ信号りがハイレ
ベルの場合である。これらの図から出力端子がハイイン
ピーダンスであることが確認される。
なお、第４図（ａ）、（ｂ）および第５図（ａ）、（ｂ
）において、一点鎖線６１は出力端を駆動するインバー
タの入力波形、破線６２は出力端子の波形、二点鎖線６
３はバイポーラトランジスタ３３のベース電位、破線６
４はバイポーラトランジスタ３２のベース電位、一点鎖
線６５はバイポーラトランジスタ３３のエミッタ電流、
破線６６はバイポーラトランジスタ３２のエミッタ電流
である。
）において、一点鎖線６１は出力端を駆動するインバー
タの入力波形、破線６２は出力端子の波形、二点鎖線６
３はバイポーラトランジスタ３３のベース電位、破線６
４はバイポーラトランジスタ３２のベース電位、一点鎖
線６５はバイポーラトランジスタ３３のエミッタ電流、
破線６６はバイポーラトランジスタ３２のエミッタ電流
である。
このような構成によれば、出力段に大きな駆動能力を有
するバイポーラトランジスタ３２．３３を用いたので、
比較的小さなパターン面積でありながら大きな駆動能力
が得られる。また、前記第７図の回路では１８個のＭｏ
Ｓトランジスタを必要としたのに対し、前記第１図の回
路では１２個のトランジスタで済む。しかも個々のトラ
ンジスタの寸法も小さくて良いので、回路全体のパター
ン面積は約、／２程度にすることができる。
するバイポーラトランジスタ３２．３３を用いたので、
比較的小さなパターン面積でありながら大きな駆動能力
が得られる。また、前記第７図の回路では１８個のＭｏ
Ｓトランジスタを必要としたのに対し、前記第１図の回
路では１２個のトランジスタで済む。しかも個々のトラ
ンジスタの寸法も小さくて良いので、回路全体のパター
ン面積は約、／２程度にすることができる。
第６図はこの発明の他の実施例を示している。
図において、前記第１図と同一構成部分には同じ符号を
付してその詳細な説明は省略する。すなわち、前記第１
図におけるバイポーラトランジスタ３２、３３のベース
と接地点間にそれぞれ、Ｎチャネル型の第７．第８ＭＯ
Ｓトランジスタ４２．４３を設けたもので、これらＭＯ
Ｓトランジスタ４２．４３を制卸信号ＥＮが供給される
インバータ３７の出力で導通制御するようにしている。
付してその詳細な説明は省略する。すなわち、前記第１
図におけるバイポーラトランジスタ３２、３３のベース
と接地点間にそれぞれ、Ｎチャネル型の第７．第８ＭＯ
Ｓトランジスタ４２．４３を設けたもので、これらＭＯ
Ｓトランジスタ４２．４３を制卸信号ＥＮが供給される
インバータ３７の出力で導通制御するようにしている。
このような構成によれば、制卸信号ＥＮのローレベル時
にこれらＭＯＳトランジスタ４２．４３がオン状態とな
り、バイポーラトランジスタ３２．３３のベースを接地
点に接続して確実にオフ状態とし、出力端子を完全なハ
イインピーダンス状態に設定することができる。
にこれらＭＯＳトランジスタ４２．４３がオン状態とな
り、バイポーラトランジスタ３２．３３のベースを接地
点に接続して確実にオフ状態とし、出力端子を完全なハ
イインピーダンス状態に設定することができる。
［発明の効果］
以上説明したようにこの発明によれば、パターン面積を
増大させることなく、大きな駆動能力が得られる３ステ
ート・ドライバ回路が得られる。
増大させることなく、大きな駆動能力が得られる３ステ
ート・ドライバ回路が得られる。
第１図はこの発明の一実施例に係わる３ステート・ドラ
イバ回路を示す図、第２図ないし第５図はそれぞれ上記
第１図の回路の動作を説明するための波形図、第６図は
この発明の他の実施例を説明するための回路図、第７図
は従来の３ステート・ドライバ回路を示す図、第８図お
よび第９図はそれぞれ上記Ｎ７図の回路の動作を説明す
るための波形図である。 ３２、３３・・・バイポーラトランジスタ、３４、３５
．３８．３９．４０．４、４２．４３・・・ＭＯＳトラ
ンジスタ、３６．３７・・・インバータ、ＤＤ・・・電
源、Ｄ・・・入力データ信号、ＥＮ・・・制卸信号、０
０丁・・・出力信号。 出願人代理人 弁理士 鈴江武彦 第１図 （ｂ） 時間〔５°ｃ）− 第３図 第６図 第７図
イバ回路を示す図、第２図ないし第５図はそれぞれ上記
第１図の回路の動作を説明するための波形図、第６図は
この発明の他の実施例を説明するための回路図、第７図
は従来の３ステート・ドライバ回路を示す図、第８図お
よび第９図はそれぞれ上記Ｎ７図の回路の動作を説明す
るための波形図である。 ３２、３３・・・バイポーラトランジスタ、３４、３５
．３８．３９．４０．４、４２．４３・・・ＭＯＳトラ
ンジスタ、３６．３７・・・インバータ、ＤＤ・・・電
源、Ｄ・・・入力データ信号、ＥＮ・・・制卸信号、０
０丁・・・出力信号。 出願人代理人 弁理士 鈴江武彦 第１図 （ｂ） 時間〔５°ｃ）− 第３図 第６図 第７図
Claims (2)
- （１）コレクタが電源に接続される第１バイポーラトラ
ンジスタと、この第１バイポーラトランジスタのエミッ
タにコレクタが接続されエミッタが接地点に接続される
第２バイポーラトランジスタと、上記第１バイポーラト
ランジスタのコレクタに一端が接続され入力データ信号
が供給される第１インバータの出力で導通制御される第
１導電型の第１ＭＯＳトランジスタと、この第１ＭＯＳ
トランジスタの他端と上記第１バイポーラトランジスタ
のベース間に接続され制御信号が供給される第２インバ
ータの出力で導通制御される第１導電型の第２ＭＯＳト
ランジスタと、上記第１バイポーラトランジスタのベー
スと接地点間に接続され上記第１インバータの出力で導
通制御される第２導電型の第３ＭＯＳトランジスタと、
一端が上記第２バイポーラトランジスタのコレクタに接
続され上記第１インバータの出力で導通制御される第２
導電型の第４ＭＯＳトランジスタと、上記第４ＭＯＳト
ランジスタの他端と上記第２バイポーラトランジスタの
ベース間に接続され制御信号で導通制御される第２導電
型の第５ＭＯＳトランジスタと、上記第１バイポーラト
ランジスタのベースと接地点間に接続され上記第２、第
３ＭＯＳトランジスタの接続点の電位で導通制御される
第２導電型の第６ＭＯＳトランジスタとを具備し、前記
第１、第２バイポーラトランジスタの接続点から出力を
得ることを特徴とする３ステート・ドライバ回路。 - （２）前記第１バイポーラトランジスタのベースと接地
点間に接続され前記第２インバータの出力で導通制御さ
れる第２導電型の第７ＭＯＳトランジスタと、前記第２
バイポーラトランジスタのベースと接地点間に接続され
前記第２インバータの出力で導通制御される第２導電型
の第８ＭＯＳトランジスタとをさらに具備してなること
を特徴とする特許請求の範囲第１項記載の３ステート・
ドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113651A JPS61270916A (ja) | 1985-05-27 | 1985-05-27 | ３ステ−ト・ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113651A JPS61270916A (ja) | 1985-05-27 | 1985-05-27 | ３ステ−ト・ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270916A true JPS61270916A (ja) | 1986-12-01 |
| JPH0431443B2 JPH0431443B2 (ja) | 1992-05-26 |
Family
ID=14617669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113651A Granted JPS61270916A (ja) | 1985-05-27 | 1985-05-27 | ３ステ−ト・ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270916A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229316A (ja) * | 1985-07-31 | 1987-02-07 | Hitachi Ltd | ３ステ−ト回路 |
| EP0260389A2 (en) * | 1986-09-18 | 1988-03-23 | International Business Machines Corporation | Off-chip driver circuits |
| JPH01288108A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | トライステート出力回路 |
| US5132568A (en) * | 1990-04-26 | 1992-07-21 | Electronics And Telecommunications Research Institute | Tri-state output circuit utilizing a BiCMOS inverter circuit |
| JPH04277926A (ja) * | 1991-03-06 | 1992-10-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS5928726A (ja) * | 1982-08-11 | 1984-02-15 | Hitachi Ltd | 半導体集積回路 |
| JPS5998656U (ja) * | 1982-12-22 | 1984-07-04 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1985
- 1985-05-27 JP JP60113651A patent/JPS61270916A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6229316A (ja) * | 1985-07-31 | 1987-02-07 | Hitachi Ltd | ３ステ−ト回路 |
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| JPH04229718A (ja) * | 1990-04-26 | 1992-08-19 | Electron & Telecommun Res Inst | ＢｉＣＭＯＳの第三状態出力回路 |
| JPH04277926A (ja) * | 1991-03-06 | 1992-10-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0431443B2 (ja) | 1992-05-26 |
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