JPH04277926A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04277926A JPH04277926A JP3039910A JP3991091A JPH04277926A JP H04277926 A JPH04277926 A JP H04277926A JP 3039910 A JP3039910 A JP 3039910A JP 3991091 A JP3991091 A JP 3991091A JP H04277926 A JPH04277926 A JP H04277926A
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- drain
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000010586 diagram Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラＣＭＯＳ回
路技術を用いた半導体集積回路に係わり、遅延時間を短
縮し、レイアウト面積を縮小化するための手段を提供す
るものである。
路技術を用いた半導体集積回路に係わり、遅延時間を短
縮し、レイアウト面積を縮小化するための手段を提供す
るものである。
【０００２】
【従来の技術】図５に、従来のバイポーラＣＭＯＳ回路
技術により構成されるトライステート・インバータ回路
の一例を示す。
技術により構成されるトライステート・インバータ回路
の一例を示す。
【０００３】図５において、５０１と５０２はＰチャン
ネルＭＯＳＦＥＴ、５０３〜５０８はＮチャンネルＭＯ
ＳＦＥＴ、５０９と５１０はＮＰＮバイポーラトランジ
スタ、５１１はデータを入力する第１の入力点、５１２
は正転クロック信号を入力する第２の入力点、５１３は
反転クロック信号を入力する第３の入力点、５１４はデ
ータを出力する出力点である。
ネルＭＯＳＦＥＴ、５０３〜５０８はＮチャンネルＭＯ
ＳＦＥＴ、５０９と５１０はＮＰＮバイポーラトランジ
スタ、５１１はデータを入力する第１の入力点、５１２
は正転クロック信号を入力する第２の入力点、５１３は
反転クロック信号を入力する第３の入力点、５１４はデ
ータを出力する出力点である。
【０００４】以下、従来のトライステート・インバータ
回路の動作を説明する。まず、第２の入力点５１２が”
Ｌ”レベルでかつ第３の入力点５１３が”Ｈ”レベルの
場合には、第１のＰチャンネルＭＯＳＦＥＴ５０１は非
導通状態、かつＮチャンネルＭＯＳＦＥＴ５０３と５０
７は導通状態となってＮＰＮバイポーラトランジスタ５
０９と５１０のベース電位を”Ｌ”レベルにする。よっ
てこの時、第１の入力点５１１の電位レベルによらず出
力点５１４の電位レベルはハイ・インピーダンスとなる
。
回路の動作を説明する。まず、第２の入力点５１２が”
Ｌ”レベルでかつ第３の入力点５１３が”Ｈ”レベルの
場合には、第１のＰチャンネルＭＯＳＦＥＴ５０１は非
導通状態、かつＮチャンネルＭＯＳＦＥＴ５０３と５０
７は導通状態となってＮＰＮバイポーラトランジスタ５
０９と５１０のベース電位を”Ｌ”レベルにする。よっ
てこの時、第１の入力点５１１の電位レベルによらず出
力点５１４の電位レベルはハイ・インピーダンスとなる
。
【０００５】次に、第２の入力点５１２が”Ｈ”レベル
でかつ第３の入力点５１３が”Ｌ”レベルの場合におい
て、第１の入力点５１１が”Ｌ”レベルであれば、Ｐチ
ャンネルＭＯＳＦＥＴ５０２を導通状態にし、Ｎチャン
ネルＭＯＳＦＥＴ５０４，５０５を非導通状態にする。 よってＮＰＮバイポーラトランジスタ５０９のベースに
は直列するＰチャンネルＭＯＳＦＥＴ５０１，５０２を
介して電流が供給されることにより、エミッタ電流が流
れ、出力点５１４の電位レベルを”Ｈ”レベルにする。
でかつ第３の入力点５１３が”Ｌ”レベルの場合におい
て、第１の入力点５１１が”Ｌ”レベルであれば、Ｐチ
ャンネルＭＯＳＦＥＴ５０２を導通状態にし、Ｎチャン
ネルＭＯＳＦＥＴ５０４，５０５を非導通状態にする。 よってＮＰＮバイポーラトランジスタ５０９のベースに
は直列するＰチャンネルＭＯＳＦＥＴ５０１，５０２を
介して電流が供給されることにより、エミッタ電流が流
れ、出力点５１４の電位レベルを”Ｈ”レベルにする。
【０００６】また、第２の入力点５１２が”Ｈ”レベル
でかつ第３の入力点５１３が”Ｌ”レベルの場合におい
て、第１の入力点５１１が”Ｈ”レベルであれば、Ｐチ
ャンネルＭＯＳＦＥＴ５０２を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ５０４，５０５を導通状態にする。 よってこの時、出力点５１４の電位が”Ｈ”レベルであ
れば、直列するＮチャンネルＭＯＳＦＥＴ５０５，５０
６を介してＮＰＮバイポーラトランジスタ５１０のベー
スに電流が供給されてエミッタ電流が流れ、出力点５１
４の電位レベルを”Ｌ”にする。
でかつ第３の入力点５１３が”Ｌ”レベルの場合におい
て、第１の入力点５１１が”Ｈ”レベルであれば、Ｐチ
ャンネルＭＯＳＦＥＴ５０２を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ５０４，５０５を導通状態にする。 よってこの時、出力点５１４の電位が”Ｈ”レベルであ
れば、直列するＮチャンネルＭＯＳＦＥＴ５０５，５０
６を介してＮＰＮバイポーラトランジスタ５１０のベー
スに電流が供給されてエミッタ電流が流れ、出力点５１
４の電位レベルを”Ｌ”にする。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
バイポーラＣＭＯＳ回路技術によるトライステート・イ
ンバータ回路では、動作時においてＮＰＮバイポーラト
ランジスタのベースへの電流供給は、直列するＰＭＯＳ
叉はＮＭＯＳトランジスタを介して行われるため、出力
負荷を駆動開始するまでの時間（内部遅延時間）が多く
かかっていた。また、内部遅延時間を小さくするために
直列するＰＭＯＳ叉はＮＭＯＳトランジスタのサイズを
大きくする必要があり、このためレイアウト面積を大き
くしていた。さらに、第１から第３の入力点５１１〜５
１３は、回路を構成するＣＭＯＳトランジスタのゲート
を直接制御していたために入力負荷容量も大きくなって
いた。
バイポーラＣＭＯＳ回路技術によるトライステート・イ
ンバータ回路では、動作時においてＮＰＮバイポーラト
ランジスタのベースへの電流供給は、直列するＰＭＯＳ
叉はＮＭＯＳトランジスタを介して行われるため、出力
負荷を駆動開始するまでの時間（内部遅延時間）が多く
かかっていた。また、内部遅延時間を小さくするために
直列するＰＭＯＳ叉はＮＭＯＳトランジスタのサイズを
大きくする必要があり、このためレイアウト面積を大き
くしていた。さらに、第１から第３の入力点５１１〜５
１３は、回路を構成するＣＭＯＳトランジスタのゲート
を直接制御していたために入力負荷容量も大きくなって
いた。
【０００８】上述した問題の原因は、トライステート・
インバータ回路の論理と制御をＣＭＯＳトランジスタで
行い、出力負荷を駆動バイポーラトランジスタで行なっ
ていたためであり、総トランジスタ数を多くしていた。 このために、内部遅延時間が多くかかったり、それを小
さくするためにレイアウト面積を大きくしていた。また
全てのＣＭＯＳトランジスタのゲートを直接制御する必
要があるために入力負荷容量も大きくなっていた。
インバータ回路の論理と制御をＣＭＯＳトランジスタで
行い、出力負荷を駆動バイポーラトランジスタで行なっ
ていたためであり、総トランジスタ数を多くしていた。 このために、内部遅延時間が多くかかったり、それを小
さくするためにレイアウト面積を大きくしていた。また
全てのＣＭＯＳトランジスタのゲートを直接制御する必
要があるために入力負荷容量も大きくなっていた。
【０００９】本発明は、上記の問題点に鑑みてなされ、
内部遅延時間を小さくし、かつレイアウト面積を縮小化
し、さらに十分な駆動能力を持った半導体集積回路を提
供することを目的とする。
内部遅延時間を小さくし、かつレイアウト面積を縮小化
し、さらに十分な駆動能力を持った半導体集積回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を実現するた
めに、請求項１に記載の発明は、第１のＰチャンネルＭ
ＯＳＦＥＴと第１から第５のＮチャンネルＭＯＳＦＥＴ
と第１，第２のＮＰＮバイポーラトランジスタを備え、
前記第１のＰチャンネルＭＯＳＦＥＴのゲートおよび前
記第１，第２のＮチャンネルＭＯＳＦＥＴのゲートを共
通接続してこれを第１の入力点とし、前記第１のＰチャ
ンネルＭＯＳＦＥＴのソースと前記第１のＮチャンネル
ＭＯＳＦＥＴのソースを接続してこれを第２の入力点と
し、また前記第３，第４のＮチャンネルＭＯＳＦＥＴの
ゲートを接続してこれを前記第３の入力点とし、一方前
記第１のＰチャンネルＭＯＳＦＥＴのドレインと前記第
２，第３のＮチャンネルＭＯＳＦＥＴのドレインと前記
第５のＮチャンネルＭＯＳＦＥＴのゲートおよび前記第
１のＮＰＮバイポーラトランジスタのベースを共通接続
し、前記第１のＮチャンネルＭＯＳＦＥＴのドレインと
前記第４，第５のＮチャンネルＭＯＳＦＥＴのドレイン
および前記第２のＮＰＮバイポーラトランジスタのベー
スを共通接続し、また前記第１のＮＰＮバイポーラトラ
ンジスタのコレクタを第１の電位と接続し、前記第２か
ら第５のＮチャンネルＭＯＳＦＥＴのソースおよび前記
第２のＮＰＮバイポーラトランジスタのエミッタを第２
の電位と接続し、さらに前記第１のＮＰＮバイポーラト
ランジスタのエミッタと前記２のＮＰＮバイポーラトラ
ンジスタのコレクタを接続してこれを出力点に設定する
構成とするものである。
めに、請求項１に記載の発明は、第１のＰチャンネルＭ
ＯＳＦＥＴと第１から第５のＮチャンネルＭＯＳＦＥＴ
と第１，第２のＮＰＮバイポーラトランジスタを備え、
前記第１のＰチャンネルＭＯＳＦＥＴのゲートおよび前
記第１，第２のＮチャンネルＭＯＳＦＥＴのゲートを共
通接続してこれを第１の入力点とし、前記第１のＰチャ
ンネルＭＯＳＦＥＴのソースと前記第１のＮチャンネル
ＭＯＳＦＥＴのソースを接続してこれを第２の入力点と
し、また前記第３，第４のＮチャンネルＭＯＳＦＥＴの
ゲートを接続してこれを前記第３の入力点とし、一方前
記第１のＰチャンネルＭＯＳＦＥＴのドレインと前記第
２，第３のＮチャンネルＭＯＳＦＥＴのドレインと前記
第５のＮチャンネルＭＯＳＦＥＴのゲートおよび前記第
１のＮＰＮバイポーラトランジスタのベースを共通接続
し、前記第１のＮチャンネルＭＯＳＦＥＴのドレインと
前記第４，第５のＮチャンネルＭＯＳＦＥＴのドレイン
および前記第２のＮＰＮバイポーラトランジスタのベー
スを共通接続し、また前記第１のＮＰＮバイポーラトラ
ンジスタのコレクタを第１の電位と接続し、前記第２か
ら第５のＮチャンネルＭＯＳＦＥＴのソースおよび前記
第２のＮＰＮバイポーラトランジスタのエミッタを第２
の電位と接続し、さらに前記第１のＮＰＮバイポーラト
ランジスタのエミッタと前記２のＮＰＮバイポーラトラ
ンジスタのコレクタを接続してこれを出力点に設定する
構成とするものである。
【００１１】また、請求項２に記載の発明は、請求項１
記載の半導体集積回路に第６のＮチャンネルＭＯＳＦＥ
Ｔと第２のＰチャンネルＭＯＳＦＥＴを備え、前記第６
のＮチャンネルＭＯＳＦＥＴのソースと前記第２のＰチ
ャンネルＭＯＳＦＥＴのソースを前記第２の入力点に追
加して接続し、前記第６のＮチャンネルＭＯＳＦＥＴの
ドレインを前記第１のＰチャンネルＭＯＳＦＥＴのドレ
インに追加して接続し、また前記第２のＰチャンネルＭ
ＯＳＦＥＴのドレインを前記第１のＮチャンネルＭＯＳ
ＦＥＴのドレインに追加して接続し、さらに前記第６の
ＮチャンネルＭＯＳＦＥＴのゲートと第２のＰチャンネ
ルＭＯＳＦＥＴのゲートを接続してこれを第４の入力点
に設定する構成とするものである。
記載の半導体集積回路に第６のＮチャンネルＭＯＳＦＥ
Ｔと第２のＰチャンネルＭＯＳＦＥＴを備え、前記第６
のＮチャンネルＭＯＳＦＥＴのソースと前記第２のＰチ
ャンネルＭＯＳＦＥＴのソースを前記第２の入力点に追
加して接続し、前記第６のＮチャンネルＭＯＳＦＥＴの
ドレインを前記第１のＰチャンネルＭＯＳＦＥＴのドレ
インに追加して接続し、また前記第２のＰチャンネルＭ
ＯＳＦＥＴのドレインを前記第１のＮチャンネルＭＯＳ
ＦＥＴのドレインに追加して接続し、さらに前記第６の
ＮチャンネルＭＯＳＦＥＴのゲートと第２のＰチャンネ
ルＭＯＳＦＥＴのゲートを接続してこれを第４の入力点
に設定する構成とするものである。
【００１２】また、請求項３に記載の発明は、第１のＰ
チャンネルＭＯＳＦＥＴと第１から第４のＮチャンネル
ＭＯＳＦＥＴとＮＰＮバイポーラトランジスタを備え、
前記第１のＰチャンネルＭＯＳＦＥＴのゲートおよび前
記第１，第３のＮチャンネルＭＯＳＦＥＴのゲートを共
通接続してこれを第１の入力点とし、前記第１のＰチャ
ンネルＭＯＳＦＥＴのソースと前記第４のＮチャンネル
ＭＯＳＦＥＴのゲートを接続してこれを第２の入力点と
し、前記第２のＮチャンネルＭＯＳＦＥＴのゲートを第
３の入力点とし、また前記第１のＰチャンネルＭＯＳＦ
ＥＴのドレインと前記第１，２のＮチャンネルＭＯＳＦ
ＥＴのドレインおよび前記ＮＰＮバイポーラトランジス
タのベースを共通接続し、前記第３のＮチャンネルＭＯ
ＳＦＥＴのソースと前記第４のＮチャンネルＭＯＳＦＥ
Ｔのドレインを接続し、また前記ＮＰＮバイポーラトラ
ンジスタのコレクタを第１の電位と接続し、前記第１，
２，４のＮチャンネルＭＯＳＦＥＴのソースを第２の電
位と接続し、さらに前記ＮＰＮバイポーラトランジスタ
のエミッタと前記第３のＮチャンネルＭＯＳＦＥＴのド
レインを接続してこれを出力点に設定する構成とするも
のである。
チャンネルＭＯＳＦＥＴと第１から第４のＮチャンネル
ＭＯＳＦＥＴとＮＰＮバイポーラトランジスタを備え、
前記第１のＰチャンネルＭＯＳＦＥＴのゲートおよび前
記第１，第３のＮチャンネルＭＯＳＦＥＴのゲートを共
通接続してこれを第１の入力点とし、前記第１のＰチャ
ンネルＭＯＳＦＥＴのソースと前記第４のＮチャンネル
ＭＯＳＦＥＴのゲートを接続してこれを第２の入力点と
し、前記第２のＮチャンネルＭＯＳＦＥＴのゲートを第
３の入力点とし、また前記第１のＰチャンネルＭＯＳＦ
ＥＴのドレインと前記第１，２のＮチャンネルＭＯＳＦ
ＥＴのドレインおよび前記ＮＰＮバイポーラトランジス
タのベースを共通接続し、前記第３のＮチャンネルＭＯ
ＳＦＥＴのソースと前記第４のＮチャンネルＭＯＳＦＥ
Ｔのドレインを接続し、また前記ＮＰＮバイポーラトラ
ンジスタのコレクタを第１の電位と接続し、前記第１，
２，４のＮチャンネルＭＯＳＦＥＴのソースを第２の電
位と接続し、さらに前記ＮＰＮバイポーラトランジスタ
のエミッタと前記第３のＮチャンネルＭＯＳＦＥＴのド
レインを接続してこれを出力点に設定する構成とするも
のである。
【００１３】また、請求項４に記載の発明は、請求項３
記載の半導体集積回路に第５のＮチャンネルＭＯＳＦＥ
Ｔを備え、前記第５のＮチャンネルＭＯＳＦＥＴのソー
スを前記第２の入力点に追加して接続し、前記第５のＮ
チャンネルＭＯＳＦＥＴのドレインを前記第１のＰチャ
ンネルＭＯＳＦＥＴのドレインに追加して接続し、また
前記第５のＮチャンネルＭＯＳＦＥＴのゲートを第４の
入力点に設定する構成とするものである。
記載の半導体集積回路に第５のＮチャンネルＭＯＳＦＥ
Ｔを備え、前記第５のＮチャンネルＭＯＳＦＥＴのソー
スを前記第２の入力点に追加して接続し、前記第５のＮ
チャンネルＭＯＳＦＥＴのドレインを前記第１のＰチャ
ンネルＭＯＳＦＥＴのドレインに追加して接続し、また
前記第５のＮチャンネルＭＯＳＦＥＴのゲートを第４の
入力点に設定する構成とするものである。
【００１４】また、請求項５に記載の発明は、第１のＰ
チャンネルＭＯＳＦＥＴと第１から第５のＮチャンネル
ＭＯＳＦＥＴと第１，第２のＮＰＮバイポーラトランジ
スタを備え、前記第１，第４のＮチャンネルＭＯＳＦＥ
Ｔのゲートと前記第１のＰチャンネルＭＯＳＦＥＴのゲ
ートを共通接続してこれを第１の入力点とし、前記第１
のＮチャンネルＭＯＳＦＥＴのソースと前記第１のＰチ
ャンネルＭＯＳＦＥＴのソースを接続してこれを第２の
入力点とし、前記第２，第５のＮチャンネルＭＯＳＦＥ
Ｔのゲートを第３の入力点とし、また前記第１から第３
のＮチャンネルＭＯＳＦＥＴのドレインおよび前記第１
のＮＰＮバイポーラトランジスタのベースを共通接続し
、前記第１のＰチャンネルＭＯＳＦＥＴのドレインと前
記第４，第５のＮチャンネルＭＯＳＦＥＴのドレインと
前記第３のＮチャンネルＭＯＳＦＥＴのゲートおよび前
記第２のＮＰＮバイポーラトランジスタのベースを共通
接続し、また前記第１のＮＰＮバイポーラトランジスタ
のコレクタを第１の電位と接続し、前記第２から第５の
ＮチャンネルＭＯＳＦＥＴのソースおよび前記第２のＮ
ＰＮバイポーラトランジスタのエミッタを第２の電位と
接続し、さらに前記第１のＮＰＮバイポーラトランジス
タのエミッタと前記２のＮＰＮバイポーラトランジスタ
のコレクタを接続してこれを出力点に設定する構成とす
るものである。
チャンネルＭＯＳＦＥＴと第１から第５のＮチャンネル
ＭＯＳＦＥＴと第１，第２のＮＰＮバイポーラトランジ
スタを備え、前記第１，第４のＮチャンネルＭＯＳＦＥ
Ｔのゲートと前記第１のＰチャンネルＭＯＳＦＥＴのゲ
ートを共通接続してこれを第１の入力点とし、前記第１
のＮチャンネルＭＯＳＦＥＴのソースと前記第１のＰチ
ャンネルＭＯＳＦＥＴのソースを接続してこれを第２の
入力点とし、前記第２，第５のＮチャンネルＭＯＳＦＥ
Ｔのゲートを第３の入力点とし、また前記第１から第３
のＮチャンネルＭＯＳＦＥＴのドレインおよび前記第１
のＮＰＮバイポーラトランジスタのベースを共通接続し
、前記第１のＰチャンネルＭＯＳＦＥＴのドレインと前
記第４，第５のＮチャンネルＭＯＳＦＥＴのドレインと
前記第３のＮチャンネルＭＯＳＦＥＴのゲートおよび前
記第２のＮＰＮバイポーラトランジスタのベースを共通
接続し、また前記第１のＮＰＮバイポーラトランジスタ
のコレクタを第１の電位と接続し、前記第２から第５の
ＮチャンネルＭＯＳＦＥＴのソースおよび前記第２のＮ
ＰＮバイポーラトランジスタのエミッタを第２の電位と
接続し、さらに前記第１のＮＰＮバイポーラトランジス
タのエミッタと前記２のＮＰＮバイポーラトランジスタ
のコレクタを接続してこれを出力点に設定する構成とす
るものである。
【００１５】また、請求項６に記載の発明は、請求項５
記載の半導体集積回路に第６のＮチャンネルＭＯＳＦＥ
Ｔと第２のＰチャンネルＭＯＳＦＥＴを備え、前記第６
のＮチャンネルＭＯＳＦＥＴのソースと前記第２のＰチ
ャンネルＭＯＳＦＥＴのソースを前記第２の入力点に追
加して接続し、前記第６のＮチャンネルＭＯＳＦＥＴの
ドレインを前記第１のＰチャンネルＭＯＳＦＥＴのドレ
インに追加して接続し、また前記第２のＰチャンネルＭ
ＯＳＦＥＴのドレインを前記第１のＮチャンネルＭＯＳ
ＦＥＴのドレインに追加して接続し、さらに前記第６の
ＮチャンネルＭＯＳＦＥＴのゲートと第２のＰチャンネ
ルＭＯＳＦＥＴのゲートを接続してこれを第４の入力点
に設定する構成とするものである。
記載の半導体集積回路に第６のＮチャンネルＭＯＳＦＥ
Ｔと第２のＰチャンネルＭＯＳＦＥＴを備え、前記第６
のＮチャンネルＭＯＳＦＥＴのソースと前記第２のＰチ
ャンネルＭＯＳＦＥＴのソースを前記第２の入力点に追
加して接続し、前記第６のＮチャンネルＭＯＳＦＥＴの
ドレインを前記第１のＰチャンネルＭＯＳＦＥＴのドレ
インに追加して接続し、また前記第２のＰチャンネルＭ
ＯＳＦＥＴのドレインを前記第１のＮチャンネルＭＯＳ
ＦＥＴのドレインに追加して接続し、さらに前記第６の
ＮチャンネルＭＯＳＦＥＴのゲートと第２のＰチャンネ
ルＭＯＳＦＥＴのゲートを接続してこれを第４の入力点
に設定する構成とするものである。
【００１６】また、請求項７に記載の発明は、第１のＰ
チャンネルＭＯＳＦＥＴと第１から第６のＮチャンネル
ＭＯＳＦＥＴとＮＰＮバイポーラトランジスタを備え、
前記第１，第４のＮチャンネルＭＯＳＦＥＴのゲートと
前記第１のＰチャンネルＭＯＳＦＥＴのゲートを共通接
続してこれを第１の入力点とし、前記第１のＮチャンネ
ルＭＯＳＦＥＴのソースと前記第６のＮチャンネルＭＯ
ＳＦＥＴのゲートを接続してこれを第２の入力点とし、
前記第２のＮチャンネルＭＯＳＦＥＴのゲートを第３の
入力点とし、また前記第１から第３のＮチャンネルＭＯ
ＳＦＥＴのドレインおよび前記ＮＰＮバイポーラトラン
ジスタのベースを共通接続し、前記第３，第５のＮチャ
ンネルＭＯＳＦＥＴのゲートと前記第４のＮチャンネル
ＭＯＳＦＥＴのドレインおよび前記第１のＰチャンネル
ＭＯＳＦＥＴのドレインを共通接続し、前記第５のＮチ
ャンネルＭＯＳＦＥＴのソースと前記第６のＮチャンネ
ルＭＯＳＦＥＴのドレインを接続し、また前記第１のＰ
チャンネルＭＯＳＦＥＴのソースおよび前記ＮＰＮバイ
ポーラトランジスタのコレクタを第１の電位と接続し、
前記第２，３，４，６のＮチャンネルＭＯＳＦＥＴのソ
ースを第２の電位と接続し、さらに前記第１のＮＰＮバ
イポーラトランジスタのエミッタと前記第５のＮチャン
ネルＭＯＳＦＥＴのドレインを接続してこれを出力点に
設定する構成とするものである。
チャンネルＭＯＳＦＥＴと第１から第６のＮチャンネル
ＭＯＳＦＥＴとＮＰＮバイポーラトランジスタを備え、
前記第１，第４のＮチャンネルＭＯＳＦＥＴのゲートと
前記第１のＰチャンネルＭＯＳＦＥＴのゲートを共通接
続してこれを第１の入力点とし、前記第１のＮチャンネ
ルＭＯＳＦＥＴのソースと前記第６のＮチャンネルＭＯ
ＳＦＥＴのゲートを接続してこれを第２の入力点とし、
前記第２のＮチャンネルＭＯＳＦＥＴのゲートを第３の
入力点とし、また前記第１から第３のＮチャンネルＭＯ
ＳＦＥＴのドレインおよび前記ＮＰＮバイポーラトラン
ジスタのベースを共通接続し、前記第３，第５のＮチャ
ンネルＭＯＳＦＥＴのゲートと前記第４のＮチャンネル
ＭＯＳＦＥＴのドレインおよび前記第１のＰチャンネル
ＭＯＳＦＥＴのドレインを共通接続し、前記第５のＮチ
ャンネルＭＯＳＦＥＴのソースと前記第６のＮチャンネ
ルＭＯＳＦＥＴのドレインを接続し、また前記第１のＰ
チャンネルＭＯＳＦＥＴのソースおよび前記ＮＰＮバイ
ポーラトランジスタのコレクタを第１の電位と接続し、
前記第２，３，４，６のＮチャンネルＭＯＳＦＥＴのソ
ースを第２の電位と接続し、さらに前記第１のＮＰＮバ
イポーラトランジスタのエミッタと前記第５のＮチャン
ネルＭＯＳＦＥＴのドレインを接続してこれを出力点に
設定する構成とするものである。
【００１７】さらに、請求項８に記載の発明は、請求項
７記載の半導体集積回路に第２のＰチャンネルＭＯＳＦ
ＥＴを備え、前記第２のＰチャンネルＭＯＳＦＥＴのソ
ースを前記第２の入力点に追加して接続し、前記第２の
ＰチャンネルＭＯＳＦＥＴのドレインを前記第１のＮチ
ャンネルＭＯＳＦＥＴのドレインに追加して接続し、ま
た前記第２のＰチャンネルＭＯＳＦＥＴのゲートを第４
の入力点に設定する構成とするものである。
７記載の半導体集積回路に第２のＰチャンネルＭＯＳＦ
ＥＴを備え、前記第２のＰチャンネルＭＯＳＦＥＴのソ
ースを前記第２の入力点に追加して接続し、前記第２の
ＰチャンネルＭＯＳＦＥＴのドレインを前記第１のＮチ
ャンネルＭＯＳＦＥＴのドレインに追加して接続し、ま
た前記第２のＰチャンネルＭＯＳＦＥＴのゲートを第４
の入力点に設定する構成とするものである。
【００１８】
【作用】請求項１〜４の発明の構成により、従来のバイ
ポーラＣＭＯＳ回路技術により構成されるトライステー
ト・インバータ回路に比べてトランジスタ数が少なく構
成でき、また内部遅延時間も小さく、かつレイアウト面
積を縮小化することができる。
ポーラＣＭＯＳ回路技術により構成されるトライステー
ト・インバータ回路に比べてトランジスタ数が少なく構
成でき、また内部遅延時間も小さく、かつレイアウト面
積を縮小化することができる。
【００１９】また、請求項５〜８の発明の構成により、
請求項１〜４の発明の構成によるトライステート・イン
バータ回路と上述した同等の利点をもったトライステー
ト・バッファ回路を構成することができる。
請求項１〜４の発明の構成によるトライステート・イン
バータ回路と上述した同等の利点をもったトライステー
ト・バッファ回路を構成することができる。
【００２０】
【実施例】（実施例１）以下、本発明の実施例を図面に
基づいて説明する。
基づいて説明する。
【００２１】図１は、本発明の第１実施例に係わる半導
体集積回路を示し、同図において、１０１はＰチャンネ
ルＭＯＳＦＥＴ、１０２〜１０６はＮチャンネルＭＯＳ
ＦＥＴ、１０７，１０８はＮＰＮバイポーラトランジス
タ、１０９は第１の入力点、１１０は第２の入力点、１
１１は第３の入力点、１１２は出力点である。尚、第１
の入力点１０９はデータの入力点、第２の入力点１１０
は正転クロック信号の入力点、第３の入力点１１１は反
転クロック信号の入力点および出力点１１２はデータの
出力点とすることでトライステート・インバータ回路を
実現するものである。
体集積回路を示し、同図において、１０１はＰチャンネ
ルＭＯＳＦＥＴ、１０２〜１０６はＮチャンネルＭＯＳ
ＦＥＴ、１０７，１０８はＮＰＮバイポーラトランジス
タ、１０９は第１の入力点、１１０は第２の入力点、１
１１は第３の入力点、１１２は出力点である。尚、第１
の入力点１０９はデータの入力点、第２の入力点１１０
は正転クロック信号の入力点、第３の入力点１１１は反
転クロック信号の入力点および出力点１１２はデータの
出力点とすることでトライステート・インバータ回路を
実現するものである。
【００２２】以下、第１実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点１１０が”Ｌ”
レベルでかつ第３の入力点１１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ１０４，１０５が導通
状態となり、ＮＰＮバイポーラトランジスタ１０７，１
０８のベース電位を”Ｌ”レベルとして双方共にエミッ
タ電流が流れず、よって出力点１１２の電位レベルはハ
イ・インピーダンスとなる。尚この時、第１の入力点１
０９が”Ｌ”レベルであればＰチャンネルＭＯＳＦＥＴ
１０１が導通状態となり、また”Ｈ”レベルであればＮ
チャンネルＭＯＳＦＥＴ１０２が導通状態となって各々
ＮＰＮバイポーラトランジスタ１０７，１０８のベース
に第２の入力点１１０の電位レベル”Ｌ”が伝達するこ
とになるが、同電位であるため影響はない。
の動作を説明する。まず、第２の入力点１１０が”Ｌ”
レベルでかつ第３の入力点１１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ１０４，１０５が導通
状態となり、ＮＰＮバイポーラトランジスタ１０７，１
０８のベース電位を”Ｌ”レベルとして双方共にエミッ
タ電流が流れず、よって出力点１１２の電位レベルはハ
イ・インピーダンスとなる。尚この時、第１の入力点１
０９が”Ｌ”レベルであればＰチャンネルＭＯＳＦＥＴ
１０１が導通状態となり、また”Ｈ”レベルであればＮ
チャンネルＭＯＳＦＥＴ１０２が導通状態となって各々
ＮＰＮバイポーラトランジスタ１０７，１０８のベース
に第２の入力点１１０の電位レベル”Ｌ”が伝達するこ
とになるが、同電位であるため影響はない。
【００２３】次に、第２の入力点１１０が”Ｈ”レベル
でかつ第３の入力点１１１が”Ｌ”レベルの場合におい
て、第１の入力点１０９が”Ｌ”レベルの時にはＰチャ
ンネルＭＯＳＦＥＴ１０１を導通状態にし、Ｎチャンネ
ルＭＯＳＦＥＴ１０２，１０３を非導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ１０４，１０５は非導通
状態である。この時ＮＰＮバイポーラトランジスタ１０
７のベースには、ＰチャンネルＭＯＳＦＥＴ１０１を介
して第２の入力点１１０の電位レベル”Ｈ”が伝達され
てエミッタ電流が流れる。一方、ＮＰＮバイポーラトラ
ンジスタ１０８のベースは、ＮチャンネルＭＯＳＦＥＴ
１０６を介して”Ｌ”レベルとなりミッタ電流は流れな
い。よってこの時、出力点１１２の電位は”Ｈ”レベル
となる。
でかつ第３の入力点１１１が”Ｌ”レベルの場合におい
て、第１の入力点１０９が”Ｌ”レベルの時にはＰチャ
ンネルＭＯＳＦＥＴ１０１を導通状態にし、Ｎチャンネ
ルＭＯＳＦＥＴ１０２，１０３を非導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ１０４，１０５は非導通
状態である。この時ＮＰＮバイポーラトランジスタ１０
７のベースには、ＰチャンネルＭＯＳＦＥＴ１０１を介
して第２の入力点１１０の電位レベル”Ｈ”が伝達され
てエミッタ電流が流れる。一方、ＮＰＮバイポーラトラ
ンジスタ１０８のベースは、ＮチャンネルＭＯＳＦＥＴ
１０６を介して”Ｌ”レベルとなりミッタ電流は流れな
い。よってこの時、出力点１１２の電位は”Ｈ”レベル
となる。
【００２４】さらに、第２の入力点１１０が”Ｈ”レベ
ルでかつ第３の入力点１１１が”Ｌ”レベルの場合にお
いて、第１の入力点１０９が”Ｈ”レベルの時にはＰチ
ャンネルＭＯＳＦＥＴ１０１を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ１０２，１０３を導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ１０４，１０５は非導通
状態である。この時ＮＰＮバイポーラトランジスタ１０
７のベースは、ＮチャンネルＭＯＳＦＥＴ１０３を介し
て”Ｌ”レベルとなりエミッタ電流は流れない。一方、
ＮＰＮバイポーラトランジスタ１０８のベースは、Ｎチ
ャンネルＭＯＳＦＥＴ１０２を介して第２の入力点１１
０の電位レベル”Ｈ”が伝達されてエミッタ電流が流れ
る。よって、この時出力点１１２の電位は”Ｌ”レベル
となる。
ルでかつ第３の入力点１１１が”Ｌ”レベルの場合にお
いて、第１の入力点１０９が”Ｈ”レベルの時にはＰチ
ャンネルＭＯＳＦＥＴ１０１を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ１０２，１０３を導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ１０４，１０５は非導通
状態である。この時ＮＰＮバイポーラトランジスタ１０
７のベースは、ＮチャンネルＭＯＳＦＥＴ１０３を介し
て”Ｌ”レベルとなりエミッタ電流は流れない。一方、
ＮＰＮバイポーラトランジスタ１０８のベースは、Ｎチ
ャンネルＭＯＳＦＥＴ１０２を介して第２の入力点１１
０の電位レベル”Ｈ”が伝達されてエミッタ電流が流れ
る。よって、この時出力点１１２の電位は”Ｌ”レベル
となる。
【００２５】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が６個と少なく構成でき、かつ第２の
入力点１１０は２つのドレインのみと接続されているた
め入力負荷容量は小さい。またＮチャンネルＭＯＳＦＥ
Ｔ１０３〜１０６はＮＰＮバイポーラトランジスタのベ
ース電位を制御するものであり、そのトランジスタサイ
ズは小さくできるためレイアウト面積を縮小化すること
ができる。さらにＮＰＮバイポーラトランジスタのベー
スへの電流供給はＭＯＳＦＥＴを１段介するだけである
ため内部遅延時間を小さくできる。
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が６個と少なく構成でき、かつ第２の
入力点１１０は２つのドレインのみと接続されているた
め入力負荷容量は小さい。またＮチャンネルＭＯＳＦＥ
Ｔ１０３〜１０６はＮＰＮバイポーラトランジスタのベ
ース電位を制御するものであり、そのトランジスタサイ
ズは小さくできるためレイアウト面積を縮小化すること
ができる。さらにＮＰＮバイポーラトランジスタのベー
スへの電流供給はＭＯＳＦＥＴを１段介するだけである
ため内部遅延時間を小さくできる。
【００２６】尚、本実施例の変形例として、本実施例に
おいて、第６のＮチャンネルＭＯＳＦＥＴと第２のＰチ
ャンネルＭＯＳＦＥＴを付加し、前記第６のＮチャンネ
ルＭＯＳＦＥＴのソースと前記第２のＰチャンネルＭＯ
ＳＦＥＴのソースを第２の入力点１１０に追加して接続
し、前記第６のＮチャンネルＭＯＳＦＥＴのドレインを
ＰチャンネルＭＯＳＦＥＴ１０１のドレインに追加して
接続し、また前記第２のＰチャンネルＭＯＳＦＥＴのド
レインをＮチャンネルＭＯＳＦＥＴ１０２のドレインに
追加して接続し、さらに前記第６のＮチャンネルＭＯＳ
ＦＥＴのゲートと前記第２のＰチャンネルＭＯＳＦＥＴ
のゲートを接続してこれを第４の入力点とし、その第４
の入力点を前記第１の入力点の入力する信号の負論理の
信号を入力する点と設定することで、内部遅延時間をよ
り小さくすることができる。
おいて、第６のＮチャンネルＭＯＳＦＥＴと第２のＰチ
ャンネルＭＯＳＦＥＴを付加し、前記第６のＮチャンネ
ルＭＯＳＦＥＴのソースと前記第２のＰチャンネルＭＯ
ＳＦＥＴのソースを第２の入力点１１０に追加して接続
し、前記第６のＮチャンネルＭＯＳＦＥＴのドレインを
ＰチャンネルＭＯＳＦＥＴ１０１のドレインに追加して
接続し、また前記第２のＰチャンネルＭＯＳＦＥＴのド
レインをＮチャンネルＭＯＳＦＥＴ１０２のドレインに
追加して接続し、さらに前記第６のＮチャンネルＭＯＳ
ＦＥＴのゲートと前記第２のＰチャンネルＭＯＳＦＥＴ
のゲートを接続してこれを第４の入力点とし、その第４
の入力点を前記第１の入力点の入力する信号の負論理の
信号を入力する点と設定することで、内部遅延時間をよ
り小さくすることができる。
【００２７】（実施例２）図２は、本発明の第２実施例
に係わる半導体集積回路を示し、同図において、２０１
はＰチャンネルＭＯＳＦＥＴ、２０２〜２０５はＮチャ
ンネルＭＯＳＦＥＴ、２０６はＮＰＮバイポーラトラン
ジスタ、２０７は第１の入力点、２０８は第２の入力点
、２０９は第３の入力点、２１０は出力点である。 尚、第１の入力点２０７はデータの入力点、第２の入力
点２０８は正転クロック信号の入力点、第３の入力点２
０９は反転クロック信号の入力点および出力点２１０は
データの出力点とすることでトライステート・インバー
タ回路を実現するものである。
に係わる半導体集積回路を示し、同図において、２０１
はＰチャンネルＭＯＳＦＥＴ、２０２〜２０５はＮチャ
ンネルＭＯＳＦＥＴ、２０６はＮＰＮバイポーラトラン
ジスタ、２０７は第１の入力点、２０８は第２の入力点
、２０９は第３の入力点、２１０は出力点である。 尚、第１の入力点２０７はデータの入力点、第２の入力
点２０８は正転クロック信号の入力点、第３の入力点２
０９は反転クロック信号の入力点および出力点２１０は
データの出力点とすることでトライステート・インバー
タ回路を実現するものである。
【００２８】以下、第２実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点２０８が”Ｌ”
レベルでかつ第３の入力点２０９が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ２０３が導通状態とな
り、ＮチャンネルＭＯＳＦＥＴ２０５が非導通状態とな
る。よって、第１の入力点２０７の電位レベルによらず
、ＮＰＮバイポーラトランジスタ２０６のベース電位は
”Ｌ”レベルとなってエミッタ電流は流れない。また、
出力点２１０の電位レベルはＮチャンネルＭＯＳＦＥＴ
２０５が非導通状態であるため接地線と導通しない。よ
って、出力点２１０の電位レベルはハイ・インピーダン
スとなる。
の動作を説明する。まず、第２の入力点２０８が”Ｌ”
レベルでかつ第３の入力点２０９が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ２０３が導通状態とな
り、ＮチャンネルＭＯＳＦＥＴ２０５が非導通状態とな
る。よって、第１の入力点２０７の電位レベルによらず
、ＮＰＮバイポーラトランジスタ２０６のベース電位は
”Ｌ”レベルとなってエミッタ電流は流れない。また、
出力点２１０の電位レベルはＮチャンネルＭＯＳＦＥＴ
２０５が非導通状態であるため接地線と導通しない。よ
って、出力点２１０の電位レベルはハイ・インピーダン
スとなる。
【００２９】次に、第２の入力点２０８が”Ｈ”レベル
でかつ第３の入力点２０９が”Ｌ”レベルの場合におい
て、第１の入力点２０７が”Ｌ”レベルの時には、Ｐチ
ャンネルＭＯＳＦＥＴ２０１を導通状態にし、Ｎチャン
ネルＭＯＳＦＥＴ２０２，２０４を非導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ２０３は非導通状態であ
り、ＮチャンネルＭＯＳＦＥＴ２０５は導通状態である
。この時、ＮＰＮバイポーラトランジスタ２０６のベー
スには、ＰチャンネルＭＯＳＦＥＴ２０１を介して第２
の入力点２０８の電位レベル”Ｈ”が伝達されてエミッ
タ電流が流れる。一方、出力点２１０の電位レベルはＮ
チャンネルＭＯＳＦＥＴ２０４が非導通状態であるため
接地線と導通しない。よって、この時出力点２１０の電
位は”Ｈ”レベルとなる。
でかつ第３の入力点２０９が”Ｌ”レベルの場合におい
て、第１の入力点２０７が”Ｌ”レベルの時には、Ｐチ
ャンネルＭＯＳＦＥＴ２０１を導通状態にし、Ｎチャン
ネルＭＯＳＦＥＴ２０２，２０４を非導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ２０３は非導通状態であ
り、ＮチャンネルＭＯＳＦＥＴ２０５は導通状態である
。この時、ＮＰＮバイポーラトランジスタ２０６のベー
スには、ＰチャンネルＭＯＳＦＥＴ２０１を介して第２
の入力点２０８の電位レベル”Ｈ”が伝達されてエミッ
タ電流が流れる。一方、出力点２１０の電位レベルはＮ
チャンネルＭＯＳＦＥＴ２０４が非導通状態であるため
接地線と導通しない。よって、この時出力点２１０の電
位は”Ｈ”レベルとなる。
【００３０】さらに、第２の入力点２０８が”Ｈ”レベ
ルでかつ第３の入力点２０９が”Ｌ”レベルの場合にお
いて、第１の入力点２０７が”Ｈ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ２０１を非導通状態にし、Ｎチ
ャンネルＭＯＳＦＥＴ２０２，２０４を導通状態にする
。尚、ＮチャンネルＭＯＳＦＥＴ２０３は非導通状態で
あり、ＮチャンネルＭＯＳＦＥＴ２０５は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ２０６のベ
ースは、ＮチャンネルＭＯＳＦＥＴ２０２を介して”Ｌ
”レベルとなり、エミッタ電流は流れない。一方、出力
点２１０の電位レベルはＮチャンネルＭＯＳＦＥＴ２０
４と２０５を介して接地線と導通する。よって、この時
出力点２１０の電位は”Ｌ”レベルとなる。
ルでかつ第３の入力点２０９が”Ｌ”レベルの場合にお
いて、第１の入力点２０７が”Ｈ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ２０１を非導通状態にし、Ｎチ
ャンネルＭＯＳＦＥＴ２０２，２０４を導通状態にする
。尚、ＮチャンネルＭＯＳＦＥＴ２０３は非導通状態で
あり、ＮチャンネルＭＯＳＦＥＴ２０５は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ２０６のベ
ースは、ＮチャンネルＭＯＳＦＥＴ２０２を介して”Ｌ
”レベルとなり、エミッタ電流は流れない。一方、出力
点２１０の電位レベルはＮチャンネルＭＯＳＦＥＴ２０
４と２０５を介して接地線と導通する。よって、この時
出力点２１０の電位は”Ｌ”レベルとなる。
【００３１】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が５個と少なく構成でき、かつ前記第
２の入力点の接続点のうち１つはドレインと接続されて
いるため入力負荷容量は小さい。また前記Ｎチャンネル
ＭＯＳＦＥＴ２０２，２０３はＮＰＮバイポーラトラン
ジスタのベース電位を制御するものであり、そのトラン
ジスタサイズは小さくできるためレイアウト面積を縮小
化することができる。さらに従来、特に”Ｈ”レベルを
出力する際に内部遅延時間が多くかかっていたが、本回
路ではＮＰＮバイポーラトランジスタのベースへの電流
供給はＭＯＳＦＥＴを１段介するだけであるため内部遅
延時間を小さくできる。
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が５個と少なく構成でき、かつ前記第
２の入力点の接続点のうち１つはドレインと接続されて
いるため入力負荷容量は小さい。また前記Ｎチャンネル
ＭＯＳＦＥＴ２０２，２０３はＮＰＮバイポーラトラン
ジスタのベース電位を制御するものであり、そのトラン
ジスタサイズは小さくできるためレイアウト面積を縮小
化することができる。さらに従来、特に”Ｈ”レベルを
出力する際に内部遅延時間が多くかかっていたが、本回
路ではＮＰＮバイポーラトランジスタのベースへの電流
供給はＭＯＳＦＥＴを１段介するだけであるため内部遅
延時間を小さくできる。
【００３２】尚、本実施例の変形例として、本実施例に
おいて、第５のＮチャンネルＭＯＳＦＥＴを付加し、前
記第５のＮチャンネルＭＯＳＦＥＴのソースを前記第２
の入力点に追加して接続し、前記第５のＮチャンネルＭ
ＯＳＦＥＴのドレインをＰチャンネルＭＯＳＦＥＴ２０
１のドレインに追加して接続し、また前記第５のＮチャ
ンネルＭＯＳＦＥＴのゲートを第４の入力点とし、その
第４の入力点を前記第１の入力点の入力する信号の負論
理の信号を入力する点と設定することで、内部遅延時間
をより小さくすることができる。
おいて、第５のＮチャンネルＭＯＳＦＥＴを付加し、前
記第５のＮチャンネルＭＯＳＦＥＴのソースを前記第２
の入力点に追加して接続し、前記第５のＮチャンネルＭ
ＯＳＦＥＴのドレインをＰチャンネルＭＯＳＦＥＴ２０
１のドレインに追加して接続し、また前記第５のＮチャ
ンネルＭＯＳＦＥＴのゲートを第４の入力点とし、その
第４の入力点を前記第１の入力点の入力する信号の負論
理の信号を入力する点と設定することで、内部遅延時間
をより小さくすることができる。
【００３３】（実施例３）図３は、本発明の第３実施例
に係わる半導体集積回路を示し、同図において、３０１
はＰチャンネルＭＯＳＦＥＴ、３０２〜３０６はＮチャ
ンネルＭＯＳＦＥＴ、３０７，３０８はＮＰＮバイポー
ラトランジスタ、３０９は第１の入力点、３１０は第２
の入力点、３１１は第３の入力点、３１２は出力点であ
る。尚、第１の入力点３０９はデータの入力点、第２の
入力点３１０は正転クロック信号の入力点、第３の入力
点３１１は反転クロック信号の入力点および出力点３１
２はデータの出力点とすることでトライステート・バッ
ファ回路を実現するものである。
に係わる半導体集積回路を示し、同図において、３０１
はＰチャンネルＭＯＳＦＥＴ、３０２〜３０６はＮチャ
ンネルＭＯＳＦＥＴ、３０７，３０８はＮＰＮバイポー
ラトランジスタ、３０９は第１の入力点、３１０は第２
の入力点、３１１は第３の入力点、３１２は出力点であ
る。尚、第１の入力点３０９はデータの入力点、第２の
入力点３１０は正転クロック信号の入力点、第３の入力
点３１１は反転クロック信号の入力点および出力点３１
２はデータの出力点とすることでトライステート・バッ
ファ回路を実現するものである。
【００３４】以下、第３実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点３１０が”Ｌ”
レベルでかつ第３の入力点３１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ３０３，３０６が導通
状態となり、ＮＰＮバイポーラトランジスタ３０７，３
０８のベース電位を”Ｌ”レベルとして双方共にエミッ
タ電流が流れず、よって出力点３１２の電位レベルはハ
イ・インピーダンスとなる。尚この時、第１の入力点３
０９が”Ｈ”レベルであればＮチャンネルＭＯＳＦＥＴ
３０２が導通状態となり、また”Ｌ”レベルであればＰ
チャンネルＭＯＳＦＥＴ３０１が導通状態となって各々
ＮＰＮバイポーラトランジスタ３０７，３０８のベース
に第２の入力点３１０の電位レベル”Ｌ”が伝達するこ
とになるが、同電位であるため影響はない。
の動作を説明する。まず、第２の入力点３１０が”Ｌ”
レベルでかつ第３の入力点３１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ３０３，３０６が導通
状態となり、ＮＰＮバイポーラトランジスタ３０７，３
０８のベース電位を”Ｌ”レベルとして双方共にエミッ
タ電流が流れず、よって出力点３１２の電位レベルはハ
イ・インピーダンスとなる。尚この時、第１の入力点３
０９が”Ｈ”レベルであればＮチャンネルＭＯＳＦＥＴ
３０２が導通状態となり、また”Ｌ”レベルであればＰ
チャンネルＭＯＳＦＥＴ３０１が導通状態となって各々
ＮＰＮバイポーラトランジスタ３０７，３０８のベース
に第２の入力点３１０の電位レベル”Ｌ”が伝達するこ
とになるが、同電位であるため影響はない。
【００３５】次に、第２の入力点３１０が”Ｈ”レベル
でかつ第３の入力点３１１が”Ｌ”レベルの場合におい
て、第１の入力点３０９が”Ｌ”レベルの時にはＰチャ
ンネルＭＯＳＦＥＴ３０１を導通状態にし、Ｎチャンネ
ルＭＯＳＦＥＴ３０２，３０５を非導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ３０３，３０６は非導通
状態である。この時ＮＰＮバイポーラトランジスタ３０
７のベースは、ＮチャンネルＭＯＳＦＥＴ３０４を介し
て”Ｌ”レベルとなりエミッタ電流は流れない。一方、
ＮＰＮバイポーラトランジスタ３０８のベースには、Ｐ
チャンネルＭＯＳＦＥＴ３０１を介して第２の入力点３
１０の電位レベル”Ｈ”が伝達されてエミッタ電流が流
れる。よって、この時出力点３１２の電位は”Ｌ”レベ
ルとなる。
でかつ第３の入力点３１１が”Ｌ”レベルの場合におい
て、第１の入力点３０９が”Ｌ”レベルの時にはＰチャ
ンネルＭＯＳＦＥＴ３０１を導通状態にし、Ｎチャンネ
ルＭＯＳＦＥＴ３０２，３０５を非導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ３０３，３０６は非導通
状態である。この時ＮＰＮバイポーラトランジスタ３０
７のベースは、ＮチャンネルＭＯＳＦＥＴ３０４を介し
て”Ｌ”レベルとなりエミッタ電流は流れない。一方、
ＮＰＮバイポーラトランジスタ３０８のベースには、Ｐ
チャンネルＭＯＳＦＥＴ３０１を介して第２の入力点３
１０の電位レベル”Ｈ”が伝達されてエミッタ電流が流
れる。よって、この時出力点３１２の電位は”Ｌ”レベ
ルとなる。
【００３６】さらに、第２の入力点３１０が”Ｈ”レベ
ルでかつ第３の入力点３１１が”Ｌ”レベルの場合にお
いて、第１の入力点３０９が”Ｈ”レベルの時にはＰチ
ャンネルＭＯＳＦＥＴ３０１を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ３０２，３０５を導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ３０３，３０６は非導通
状態である。この時ＮＰＮバイポーラトランジスタ３０
７のベースには、ＮチャンネルＭＯＳＦＥＴ３０２を介
して第２の入力点３１０の電位レベル”Ｈ”が伝達され
てエミッタ電流が流れる。一方、この時ＮＰＮバイポー
ラトランジスタ３０８のベースは、ＮチャンネルＭＯＳ
ＦＥＴ３０５を介して”Ｌ”レベルとなりエミッタ電流
は流れない。よって、この時出力点３１２の電位は”Ｈ
”レベルとなる。
ルでかつ第３の入力点３１１が”Ｌ”レベルの場合にお
いて、第１の入力点３０９が”Ｈ”レベルの時にはＰチ
ャンネルＭＯＳＦＥＴ３０１を非導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ３０２，３０５を導通状態にする。 尚、ＮチャンネルＭＯＳＦＥＴ３０３，３０６は非導通
状態である。この時ＮＰＮバイポーラトランジスタ３０
７のベースには、ＮチャンネルＭＯＳＦＥＴ３０２を介
して第２の入力点３１０の電位レベル”Ｈ”が伝達され
てエミッタ電流が流れる。一方、この時ＮＰＮバイポー
ラトランジスタ３０８のベースは、ＮチャンネルＭＯＳ
ＦＥＴ３０５を介して”Ｌ”レベルとなりエミッタ電流
は流れない。よって、この時出力点３１２の電位は”Ｈ
”レベルとなる。
【００３７】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が６個と少なく構成でき、かつ前記第
２の入力点は２つのドレインのみと接続されているため
入力負荷容量は小さい。また前記ＮチャンネルＭＯＳＦ
ＥＴ３０３〜３０６はＮＰＮバイポーラトランジスタの
ベース電位を制御するものであり、そのトランジスタサ
イズは小さくできるためレイアウト面積を縮小化するこ
とができる。さらにＮＰＮバイポーラトランジスタのベ
ースへの電流供給はＭＯＳＦＥＴを１段介するだけであ
るため内部遅延時間を小さくできる。
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が６個と少なく構成でき、かつ前記第
２の入力点は２つのドレインのみと接続されているため
入力負荷容量は小さい。また前記ＮチャンネルＭＯＳＦ
ＥＴ３０３〜３０６はＮＰＮバイポーラトランジスタの
ベース電位を制御するものであり、そのトランジスタサ
イズは小さくできるためレイアウト面積を縮小化するこ
とができる。さらにＮＰＮバイポーラトランジスタのベ
ースへの電流供給はＭＯＳＦＥＴを１段介するだけであ
るため内部遅延時間を小さくできる。
【００３８】尚、本実施例の変形例として、本実施例に
おいて第６のＮチャンネルＭＯＳＦＥＴと第２のＰチャ
ンネルＭＯＳＦＥＴを付加し、第６のＮチャンネルＭＯ
ＳＦＥＴと第２のＰチャンネルＭＯＳＦＥＴを付加し、
前記第６のＮチャンネルＭＯＳＦＥＴのソースと前記第
２のＰチャンネルＭＯＳＦＥＴのソースを前記第２の入
力点に追加して接続し、前記第６のＮチャンネルＭＯＳ
ＦＥＴのドレインをＰチャンネルＭＯＳＦＥＴ３０１の
ドレインに追加して接続し、また前記第２のＰチャンネ
ルＭＯＳＦＥＴのドレインをＮチャンネルＭＯＳＦＥＴ
３０２のドレインに追加して接続し、さらに前記第６の
ＮチャンネルＭＯＳＦＥＴのゲートと前記第２のＰチャ
ンネルＭＯＳＦＥＴのゲートを接続してこれを第４の入
力点とし、その第４の入力点を前記第１の入力点の入力
する信号の負論理の信号を入力する点と設定することで
、内部遅延時間をより小さくすることができる。
おいて第６のＮチャンネルＭＯＳＦＥＴと第２のＰチャ
ンネルＭＯＳＦＥＴを付加し、第６のＮチャンネルＭＯ
ＳＦＥＴと第２のＰチャンネルＭＯＳＦＥＴを付加し、
前記第６のＮチャンネルＭＯＳＦＥＴのソースと前記第
２のＰチャンネルＭＯＳＦＥＴのソースを前記第２の入
力点に追加して接続し、前記第６のＮチャンネルＭＯＳ
ＦＥＴのドレインをＰチャンネルＭＯＳＦＥＴ３０１の
ドレインに追加して接続し、また前記第２のＰチャンネ
ルＭＯＳＦＥＴのドレインをＮチャンネルＭＯＳＦＥＴ
３０２のドレインに追加して接続し、さらに前記第６の
ＮチャンネルＭＯＳＦＥＴのゲートと前記第２のＰチャ
ンネルＭＯＳＦＥＴのゲートを接続してこれを第４の入
力点とし、その第４の入力点を前記第１の入力点の入力
する信号の負論理の信号を入力する点と設定することで
、内部遅延時間をより小さくすることができる。
【００３９】（実施例４）図４は、本発明の第４実施例
に係わる半導体集積回路を示し、同図において、４０１
はＰチャンネルＭＯＳＦＥＴ、４０２〜４０７はＮチャ
ンネルＭＯＳＦＥＴ、４０８はＮＰＮバイポーラトラン
ジスタ、４０９は第１の入力点、４１０は第２の入力点
、４１１は第３の入力点、４１２は出力点である。 尚、第１の入力点４０９はデータの入力点、第２の入力
点４１０は正転クロック信号の入力点、第３の入力点４
１１は反転クロック信号の入力点および出力点４１２は
データの出力点とすることでトライステート・バッファ
回路を実現するものである。
に係わる半導体集積回路を示し、同図において、４０１
はＰチャンネルＭＯＳＦＥＴ、４０２〜４０７はＮチャ
ンネルＭＯＳＦＥＴ、４０８はＮＰＮバイポーラトラン
ジスタ、４０９は第１の入力点、４１０は第２の入力点
、４１１は第３の入力点、４１２は出力点である。 尚、第１の入力点４０９はデータの入力点、第２の入力
点４１０は正転クロック信号の入力点、第３の入力点４
１１は反転クロック信号の入力点および出力点４１２は
データの出力点とすることでトライステート・バッファ
回路を実現するものである。
【００４０】以下、第４実施例に係わる半導体集積回路
の動作を説明する。まず、第２の入力点４１０が”Ｌ”
レベルでかつ第３の入力点４１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ４０３が導通状態とな
り、ＮチャンネルＭＯＳＦＥＴ４０７が非導通状態とな
る。よって、第１の入力点４０９の電位レベルによらず
、ＮＰＮバイポーラトランジスタ４０８のベース電位は
”Ｌ”レベルとなってエミッタ電流は流れない。また、
出力点４１２の電位レベルはＮチャンネルＭＯＳＦＥＴ
４０７が非導通状態であるため接地線と導通しない。よ
って、出力点４１２の電位レベルはハイ・インピーダン
スとなる。
の動作を説明する。まず、第２の入力点４１０が”Ｌ”
レベルでかつ第３の入力点４１１が”Ｈ”レベルの場合
には、ＮチャンネルＭＯＳＦＥＴ４０３が導通状態とな
り、ＮチャンネルＭＯＳＦＥＴ４０７が非導通状態とな
る。よって、第１の入力点４０９の電位レベルによらず
、ＮＰＮバイポーラトランジスタ４０８のベース電位は
”Ｌ”レベルとなってエミッタ電流は流れない。また、
出力点４１２の電位レベルはＮチャンネルＭＯＳＦＥＴ
４０７が非導通状態であるため接地線と導通しない。よ
って、出力点４１２の電位レベルはハイ・インピーダン
スとなる。
【００４１】次に、第２の入力点４１０が”Ｈ”レベル
で、かつ第３の入力点４１１が”Ｌ”レベルの場合にお
いて、第１の入力点４０９が”Ｈ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ４０１を非導通状態にし、Ｎチ
ャンネルＭＯＳＦＥＴ４０２，４０５を導通状態にする
。尚、ＮチャンネルＭＯＳＦＥＴ４０３は非導通状態で
あり、ＮチャンネルＭＯＳＦＥＴ４０７は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ４０８のベ
ースには、ＮチャンネルＭＯＳＦＥＴ４０２を介して第
２の入力点４１０の電位レベル”Ｈ”が伝達されてエミ
ッタ電流が流れる。一方、出力点４１２の電位レベルは
ＮチャンネルＭＯＳＦＥＴ４０６が非導通状態であるた
め接地線と導通しない。よって、この時出力点４１２の
電位は”Ｈ”レベルとなる。
で、かつ第３の入力点４１１が”Ｌ”レベルの場合にお
いて、第１の入力点４０９が”Ｈ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ４０１を非導通状態にし、Ｎチ
ャンネルＭＯＳＦＥＴ４０２，４０５を導通状態にする
。尚、ＮチャンネルＭＯＳＦＥＴ４０３は非導通状態で
あり、ＮチャンネルＭＯＳＦＥＴ４０７は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ４０８のベ
ースには、ＮチャンネルＭＯＳＦＥＴ４０２を介して第
２の入力点４１０の電位レベル”Ｈ”が伝達されてエミ
ッタ電流が流れる。一方、出力点４１２の電位レベルは
ＮチャンネルＭＯＳＦＥＴ４０６が非導通状態であるた
め接地線と導通しない。よって、この時出力点４１２の
電位は”Ｈ”レベルとなる。
【００４２】さらに、第２の入力点４１０が”Ｈ”レベ
ルでかつ第３の入力点４１１が”Ｌ”レベルの場合にお
いて、第１の入力点４０９が”Ｌ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ４０１を導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ４０２，４０５を非導通状態にする
。尚、ＮチャンネルＭＯＳＦＥＴ４０３は非導通状態で
あり、ＮチャンネルＭＯＳＦＥＴ４０７は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ４０８のベ
ースは、ＮチャンネルＭＯＳＦＥＴ４０４を介して”Ｌ
”レベルとなり、エミッタ電流は流れない。一方、出力
点４１２の電位レベルはＮチャンネルＭＯＳＦＥＴ４０
６と４０７を介して接地線と導通する。よって、この時
出力点４１２の電位は”Ｌ”レベルとなる。
ルでかつ第３の入力点４１１が”Ｌ”レベルの場合にお
いて、第１の入力点４０９が”Ｌ”レベルの時には、Ｐ
チャンネルＭＯＳＦＥＴ４０１を導通状態にし、Ｎチャ
ンネルＭＯＳＦＥＴ４０２，４０５を非導通状態にする
。尚、ＮチャンネルＭＯＳＦＥＴ４０３は非導通状態で
あり、ＮチャンネルＭＯＳＦＥＴ４０７は導通状態であ
る。この時、ＮＰＮバイポーラトランジスタ４０８のベ
ースは、ＮチャンネルＭＯＳＦＥＴ４０４を介して”Ｌ
”レベルとなり、エミッタ電流は流れない。一方、出力
点４１２の電位レベルはＮチャンネルＭＯＳＦＥＴ４０
６と４０７を介して接地線と導通する。よって、この時
出力点４１２の電位は”Ｌ”レベルとなる。
【００４３】上述のように本実施例に係わる半導体集積
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が１個少なく構成でき、かつ前記第２
の入力点の接続点のうち１つはドレインと接続されてい
るため入力負荷容量は小さい。また前記ＮチャンネルＭ
ＯＳＦＥＴ４０３，４０４はＮＰＮバイポーラトランジ
スタのベース電位を制御するものであり、そのトランジ
スタサイズは小さくできるためレイアウト面積を縮小化
することができる。さらに従来、特に”Ｈ”レベルを出
力する際に内部遅延時間が多くかかっていたが、本回路
ではＮＰＮバイポーラトランジスタのベースへの電流供
給はＭＯＳＦＥＴを１段介するだけであるため内部遅延
時間を小さくできる。
回路は、従来のバイポーラＣＭＯＳ回路技術により構成
されるトライステート・インバータ回路に比べてＣＭＯ
Ｓトランジスタ数が１個少なく構成でき、かつ前記第２
の入力点の接続点のうち１つはドレインと接続されてい
るため入力負荷容量は小さい。また前記ＮチャンネルＭ
ＯＳＦＥＴ４０３，４０４はＮＰＮバイポーラトランジ
スタのベース電位を制御するものであり、そのトランジ
スタサイズは小さくできるためレイアウト面積を縮小化
することができる。さらに従来、特に”Ｈ”レベルを出
力する際に内部遅延時間が多くかかっていたが、本回路
ではＮＰＮバイポーラトランジスタのベースへの電流供
給はＭＯＳＦＥＴを１段介するだけであるため内部遅延
時間を小さくできる。
【００４４】尚、本実施例の変形例として、本実施例に
おいて、第２のＰチャンネルＭＯＳＦＥＴを付加し、前
記第２のＰチャンネルＭＯＳＦＥＴのソースを前記第２
の入力点に追加して接続し、前記第２のＰチャンネルＭ
ＯＳＦＥＴのドレインをＮチャンネルＭＯＳＦＥＴ４０
２のドレインに追加して接続し、また前記第２のＰチャ
ンネルＭＯＳＦＥＴのゲートを第４の入力点とし、その
第４の入力点を前記第１の入力点の入力する信号の負論
理の信号を入力する点と設定することで、内部遅延時間
をより小さくすることができる。
おいて、第２のＰチャンネルＭＯＳＦＥＴを付加し、前
記第２のＰチャンネルＭＯＳＦＥＴのソースを前記第２
の入力点に追加して接続し、前記第２のＰチャンネルＭ
ＯＳＦＥＴのドレインをＮチャンネルＭＯＳＦＥＴ４０
２のドレインに追加して接続し、また前記第２のＰチャ
ンネルＭＯＳＦＥＴのゲートを第４の入力点とし、その
第４の入力点を前記第１の入力点の入力する信号の負論
理の信号を入力する点と設定することで、内部遅延時間
をより小さくすることができる。
【００４５】
【発明の効果】以上のように、請求項１〜４の発明に係
わる半導体集積回路によれば、従来のバイポーラＣＭＯ
Ｓ回路技術によるトライステート・インバータ回路に比
べて、少数のトランジスタで同論理を構成できる。また
、入力負荷容量および内部遅延時間を小さくし、かつレ
イアウト面積を縮小化し、さらに十分な駆動能力を持た
せることができる。また、請求項５〜８の発明に係わる
半導体集積回路によれば、前記の請求項１から４の発明
に係わる半導体集積回路と同等の能力を持ったトライス
テート・バッファ回路を構成することができる。
わる半導体集積回路によれば、従来のバイポーラＣＭＯ
Ｓ回路技術によるトライステート・インバータ回路に比
べて、少数のトランジスタで同論理を構成できる。また
、入力負荷容量および内部遅延時間を小さくし、かつレ
イアウト面積を縮小化し、さらに十分な駆動能力を持た
せることができる。また、請求項５〜８の発明に係わる
半導体集積回路によれば、前記の請求項１から４の発明
に係わる半導体集積回路と同等の能力を持ったトライス
テート・バッファ回路を構成することができる。
【図１】本発明の第１実施例に係わる半導体集積回路の
回路図である。
回路図である。
【図２】本発明の第２実施例に係わる半導体集積回路の
回路図である。
回路図である。
【図３】本発明の第３実施例に係わる半導体集積回路の
回路図である。
回路図である。
【図４】本発明の第４実施例に係わる半導体集積回路の
回路図である。
回路図である。
【図５】従来の半導体集積回路の回路図である。
１０１ ＰチャンネルＭＯＳＦＥＴ
１０２〜１０６ ＮチャンネルＭＯＳＦＥＴ１０７，
１０８ ＮＰＮバイポーラトランジスタ１０９ 第
１の入力点 １１０ 第２の入力点 １１１ 第３の入力点 １１２ 出力点
１０８ ＮＰＮバイポーラトランジスタ１０９ 第
１の入力点 １１０ 第２の入力点 １１１ 第３の入力点 １１２ 出力点
Claims (8)
- 【請求項１】 第１のＰチャンネルＭＯＳＦＥＴと第
１から第５のＮチャンネルＭＯＳＦＥＴと第１，第２の
ＮＰＮバイポーラトランジスタを備え、前記第１のＰチ
ャンネルＭＯＳＦＥＴのゲートおよび前記第１，第２の
ＮチャンネルＭＯＳＦＥＴのゲートを共通接続してこれ
を第１の入力点とし、前記第１のＰチャンネルＭＯＳＦ
ＥＴのソースと前記第１のＮチャンネルＭＯＳＦＥＴの
ソースを接続してこれを第２の入力点とし、また前記第
３，第４のＮチャンネルＭＯＳＦＥＴのゲートを接続し
てこれを前記第３の入力点とし、一方前記第１のＰチャ
ンネルＭＯＳＦＥＴのドレインと前記第２，第３のＮチ
ャンネルＭＯＳＦＥＴのドレインと前記第５のＮチャン
ネルＭＯＳＦＥＴのゲートおよび前記第１のＮＰＮバイ
ポーラトランジスタのベースを共通接続し、前記第１の
ＮチャンネルＭＯＳＦＥＴのドレインと前記第４，第５
のＮチャンネルＭＯＳＦＥＴのドレインおよび前記第２
のＮＰＮバイポーラトランジスタのベースを共通接続し
、また前記第１のＮＰＮバイポーラトランジスタのコレ
クタを第１の電位と接続し、前記第２から第５のＮチャ
ンネルＭＯＳＦＥＴのソースおよび前記第２のＮＰＮバ
イポーラトランジスタのエミッタを第２の電位と接続し
、さらに前記第１のＮＰＮバイポーラトランジスタのエ
ミッタと前記２のＮＰＮバイポーラトランジスタのコレ
クタを接続してこれを出力点としたことを特徴とする半
導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路に第６
のＮチャンネルＭＯＳＦＥＴと第２のＰチャンネルＭＯ
ＳＦＥＴを備え、前記第６のＮチャンネルＭＯＳＦＥＴ
のソースと前記第２のＰチャンネルＭＯＳＦＥＴのソー
スを前記第２の入力点に追加して接続し、前記第６のＮ
チャンネルＭＯＳＦＥＴのドレインを前記第１のＰチャ
ンネルＭＯＳＦＥＴのドレインに追加して接続し、また
前記第２のＰチャンネルＭＯＳＦＥＴのドレインを前記
第１のＮチャンネルＭＯＳＦＥＴのドレインに追加して
接続し、さらに前記第６のＮチャンネルＭＯＳＦＥＴの
ゲートと第２のＰチャンネルＭＯＳＦＥＴのゲートを接
続してこれを第４の入力点としたことを特徴とする半導
体集積回路。 - 【請求項３】 第１のＰチャンネルＭＯＳＦＥＴと第
１から第４のＮチャンネルＭＯＳＦＥＴとＮＰＮバイポ
ーラトランジスタを備え、前記第１のＰチャンネルＭＯ
ＳＦＥＴのゲートおよび前記第１，第３のＮチャンネル
ＭＯＳＦＥＴのゲートを共通接続してこれを第１の入力
点とし、前記第１のＰチャンネルＭＯＳＦＥＴのソース
と前記第４のＮチャンネルＭＯＳＦＥＴのゲートを接続
してこれを第２の入力点とし、前記第２のＮチャンネル
ＭＯＳＦＥＴのゲートを第３の入力点とし、また前記第
１のＰチャンネルＭＯＳＦＥＴのドレインと前記第１，
２のＮチャンネルＭＯＳＦＥＴのドレインおよび前記Ｎ
ＰＮバイポーラトランジスタのベースを共通接続し、前
記第３のＮチャンネルＭＯＳＦＥＴのソースと前記第４
のＮチャンネルＭＯＳＦＥＴのドレインを接続し、また
前記ＮＰＮバイポーラトランジスタのコレクタを第１の
電位と接続し、前記第１，２，４のＮチャンネルＭＯＳ
ＦＥＴのソースを第２の電位と接続し、さらに前記ＮＰ
Ｎバイポーラトランジスタのエミッタと前記第３のＮチ
ャンネルＭＯＳＦＥＴのドレインを接続してこれを出力
点としたことを特徴とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路に第５
のＮチャンネルＭＯＳＦＥＴを備え、前記第５のＮチャ
ンネルＭＯＳＦＥＴのソースを前記第２の入力点に追加
して接続し、前記第５のＮチャンネルＭＯＳＦＥＴのド
レインを前記第１のＰチャンネルＭＯＳＦＥＴのドレイ
ンに追加して接続し、また前記第５のＮチャンネルＭＯ
ＳＦＥＴのゲートを第４の入力点としたことを特徴とす
る半導体集積回路。 - 【請求項５】 第１のＰチャンネルＭＯＳＦＥＴと第
１から第５のＮチャンネルＭＯＳＦＥＴと第１，第２の
ＮＰＮバイポーラトランジスタを備え、前記第１，第４
のＮチャンネルＭＯＳＦＥＴのゲートと前記第１のＰチ
ャンネルＭＯＳＦＥＴのゲートを共通接続してこれを第
１の入力点とし、前記第１のＮチャンネルＭＯＳＦＥＴ
のソースと前記第１のＰチャンネルＭＯＳＦＥＴのソー
スを接続してこれを第２の入力点とし、前記第２，第５
のＮチャンネルＭＯＳＦＥＴのゲートを第３の入力点と
し、また前記第１から第３のＮチャンネルＭＯＳＦＥＴ
のドレインおよび前記第１のＮＰＮバイポーラトランジ
スタのベースを共通接続し、前記第１のＰチャンネルＭ
ＯＳＦＥＴのドレインと前記第４，第５のＮチャンネル
ＭＯＳＦＥＴのドレインと前記第３のＮチャンネルＭＯ
ＳＦＥＴのゲートおよび前記第２のＮＰＮバイポーラト
ランジスタのベースを共通接続し、また前記第１のＮＰ
Ｎバイポーラトランジスタのコレクタを第１の電位と接
続し、前記第２から第５のＮチャンネルＭＯＳＦＥＴの
ソースおよび前記第２のＮＰＮバイポーラトランジスタ
のエミッタを第２の電位と接続し、さらに前記第１のＮ
ＰＮバイポーラトランジスタのエミッタと前記２のＮＰ
Ｎバイポーラトランジスタのコレクタを接続してこれを
出力点としたことを特徴とする半導体集積回路。 - 【請求項６】 請求項５記載の半導体集積回路に第６
のＮチャンネルＭＯＳＦＥＴと第２のＰチャンネルＭＯ
ＳＦＥＴを備え、前記第６のＮチャンネルＭＯＳＦＥＴ
のソースと前記第２のＰチャンネルＭＯＳＦＥＴのソー
スを前記第２の入力点に追加して接続し、前記第６のＮ
チャンネルＭＯＳＦＥＴのドレインを前記第１のＰチャ
ンネルＭＯＳＦＥＴのドレインに追加して接続し、また
前記第２のＰチャンネルＭＯＳＦＥＴのドレインを前記
第１のＮチャンネルＭＯＳＦＥＴのドレインに追加して
接続し、さらに前記第６のＮチャンネルＭＯＳＦＥＴの
ゲートと第２のＰチャンネルＭＯＳＦＥＴのゲートを接
続してこれを第４の入力点としたことを特徴とする半導
体集積回路。 - 【請求項７】 第１のＰチャンネルＭＯＳＦＥＴと第
１から第６のＮチャンネルＭＯＳＦＥＴとＮＰＮバイポ
ーラトランジスタを備え、前記第１，第４のＮチャンネ
ルＭＯＳＦＥＴのゲートと前記第１のＰチャンネルＭＯ
ＳＦＥＴのゲートを共通接続してこれを第１の入力点と
し、前記第１のＮチャンネルＭＯＳＦＥＴのソースと前
記第６のＮチャンネルＭＯＳＦＥＴのゲートを接続して
これを第２の入力点とし、前記第２のＮチャンネルＭＯ
ＳＦＥＴのゲートを第３の入力点とし、また前記第１か
ら第３のＮチャンネルＭＯＳＦＥＴのドレインおよび前
記ＮＰＮバイポーラトランジスタのベースを共通接続し
、前記第３，第５のＮチャンネルＭＯＳＦＥＴのゲート
と前記第４のＮチャンネルＭＯＳＦＥＴのドレインおよ
び前記第１のＰチャンネルＭＯＳＦＥＴのドレインを共
通接続し、前記第５のＮチャンネルＭＯＳＦＥＴのソー
スと前記第６のＮチャンネルＭＯＳＦＥＴのドレインを
接続し、また前記第１のＰチャンネルＭＯＳＦＥＴのソ
ースおよび前記ＮＰＮバイポーラトランジスタのコレク
タを第１の電位と接続し、前記第２，３，４，６のＮチ
ャンネルＭＯＳＦＥＴのソースを第２の電位と接続し、
さらに前記第１のＮＰＮバイポーラトランジスタのエミ
ッタと前記第５のＮチャンネルＭＯＳＦＥＴのドレイン
を接続してこれを出力点としたことを特徴とする半導体
集積回路。 - 【請求項８】 請求項７記載の半導体集積回路に第２
のＰチャンネルＭＯＳＦＥＴを備え、前記第２のＰチャ
ンネルＭＯＳＦＥＴのソースを前記第２の入力点に追加
して接続し、前記第２のＰチャンネルＭＯＳＦＥＴのド
レインを前記第１のＮチャンネルＭＯＳＦＥＴのドレイ
ンに追加して接続し、また前記第２のＰチャンネルＭＯ
ＳＦＥＴのゲートを第４の入力点としたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039910A JP2864771B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039910A JP2864771B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277926A true JPH04277926A (ja) | 1992-10-02 |
| JP2864771B2 JP2864771B2 (ja) | 1999-03-08 |
Family
ID=12566107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039910A Expired - Fee Related JP2864771B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864771B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
| JPH02214219A (ja) * | 1989-02-14 | 1990-08-27 | Nec Corp | バイポーラｍｏｓ３値出力バッファ |
-
1991
- 1991-03-06 JP JP3039910A patent/JP2864771B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
| JPH02214219A (ja) * | 1989-02-14 | 1990-08-27 | Nec Corp | バイポーラｍｏｓ３値出力バッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864771B2 (ja) | 1999-03-08 |
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