JPS62132424A - 論理ゲ−ト回路 - Google Patents

論理ゲ−ト回路

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JPS62132424A
JPS62132424A JP61278942A JP27894286A JPS62132424A JP S62132424 A JPS62132424 A JP S62132424A JP 61278942 A JP61278942 A JP 61278942A JP 27894286 A JP27894286 A JP 27894286A JP S62132424 A JPS62132424 A JP S62132424A
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JP
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transistor
terminal
coupled
supply voltage
base
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JP61278942A
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ケビン・エル・マクローリン
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Motorola Solutions Inc
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Motorola Inc
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般に半導体集積回路論理ゲートに係り、更に
詳細には、０ＭＯ３装置の高い入力インピーダンス、低
消費電力および大ぎなノイズ耐性を備え、しかもバイポ
ーラ装置に関連する大きな駆動能力と速いスイッチング
速度とを備えたＢＩＭＯ３論理ゲートに関する。
（従来の技術） 半導体技術か進んで多数の″４′−導体装置を単一のチ
ップ上に製作する能力か得られるようになってきた。バ
イポーラ回路は仰望的にゲート速度が速く、単位負荷あ
たりの遅れが少く、しかも歴史的に集積回路に適用され
るすぐれた技術を備えている。０ＭＯ３（相補型、金属
酸化物半導体）構造は大きなノイズ耐性、高い入力イン
ピーダンスを示すとと−ｂに瀾黄電力が低く、業界に急
速に受は入れられてきた。しかしながら、大ぎな０ＭＯ
３構造は大きな容量性負荷を駆動するときに必要となり
、はとんどの場合、仝休としての遅れを最小にするため
には数段の適当な大きさのＣＭＯＳインバータが必要で
ある。多数の装置を備えたＢＩＭＯＳアレーの場合、各
０ＭＯ３装置の大きさは小さいことが望ましい。０ＭＯ
３装置の大きさが小さくなるにつれて、装置の相互コン
ダクタンスが、したがって重い容量性負荷を駆動する能
力が減少する。バイポーラ装置はその電流利得が大きい
ためこれら容量性負荷の駆動に使用され続けている。休
止時間中、バイポーラ・プッシュプル・トランジスタは
電力を消費しない。過渡期間中、バイポーラの電流利１
ｑにより容量性負荷を急速に充放電することができる。
この結果、金属及びファンアウトによる遅れがかなり減
少する。更に、Ｂ　１Ｍ０３回路ではすべてが０ＭＯ３
から成る回路よりも必要とする０ＭＯ３装置を小さくす
ることができる。バイポーラとＭＯＳの技術を組合せて
これらの結果をずぺて取込もうとする試みが最近多数行
なわれてきた。
バイポーラとＭＯＳ装置とを組合せた既知の回路は１対
のプッシュプルＮＰＮトランジスタを備えている。上部
ＮＰＮトランジスタのコレクタは第１の電圧源とＰチャ
ンネル装置のソースとに接続されており、エミッタは出
力端子と下部ＮＰＮトランジスタのコレクタとに接続さ
れており、ベースは入力端子とＰチヤンネル装置おにび
Ｎチャンネル装置のゲートとに接続されている。下部Ｎ
ＰＮトランジスタのエミッタは第２の電圧源とＮチャン
ネル装置のソースとに接続されており、ベースはＰヂＶ
ンネル装置およびＮチャンネル装置のドレインに接続さ
れている。ただし、この回路は、入力端子が上部ＮＰＮ
トランジスタのベースに接続されているため、また出力
が低から高に切換わるとき、下部トランジスタがゆっく
り断になって高山ツノにゆっくり変るため、入力端子で
のインピーダンスは低い。
他の既知の回路は、アメリカ合衆国特許出願Ｎｏ、６４
７，２１６＃にＣＦＶＬＳＩ　ＤＥＳＩＧＮ　１９８４
年８月、２．９８「高性能ＶＬＳＩ回路のためのＢＩ−
ＭＯＳ技術」に述べられている。８１Ｍ０８回路は上部
および下部のＮＰＮプッシュプル・トランジスタを備え
ており、出力端子はそれらの間に結合している。
Ｐチャンネル装置のソースとドレインとは上部トランジ
スタの、それぞれ、コレクタとベースとに接続されてい
る。Ｎチャンネル装置のソースとドレインとは下部トラ
ンジスタの、それぞれ、ベースとコレクタとに接続され
ている。Ｐチャンネル装置およびＮチレンネル装置のゲ
ートは入力端子に接続されている。
更に他の既知の回路はＥＬＥＣＴＲＯＮＩＣＤＥＳＩＧ
Ｎ１９８４年１０月４日、Ｐ、　１０６のｒｃＭＯｓデ
ジタル（支術」に述べられている。上部おにび下品のＮ
ＰＮプッシュプル・トランジスタはそれらの間に結合し
ている出力端子を備えている。Ｐチヤンネル装置のソー
スとドレインとは下部ＮＰＮトランジスタの、それぞれ
、コレクタとベースとに接続されている。Ｎチャンネル
装置のドレインとソースとは下部ＮＰＮトランジスタの
、それぞれ、ベースとエミッタとに接続されている。Ｐ
チャンネル装置およびＮチャンネル装置のゲートと上部
ＮＰＮトランジスタのベースとは入力端子に接続されて
いる。この回路は入力インピーダンスが高く、消費電力
が低く、ノイズ耐性が大きく、駆動能力が大きいが、ス
イッチング速度が最適ではない。
（発明が解決しようとする問題点） したがって、必要なのは、入力インピーダンスが高く、
スイッチング特性が改善されており、所要電力が小さく
、ノイズ耐性が大きく、駆動能力か大きく、消費電力が
改善されている０ＭＯ３とバイポーラの技術を組合せた
集積回路である。
したがって、改良された８１ＭＯ３論理ゲートを提供す
るのが本発明の目的である。
本発明の他の目的は出力信号スイッチング特性が改善さ
れている改良された８１ＭＯ３論理ゲートを提供するこ
とである。
本発明の更に他の目的は所要電力の小さい改良された８
１ＭＯ３論理ゲートを提供することである。
本発明の更に他の目的は入力インピーダンスの高い改良
された８１ＭＯ３論理ゲートを提供することである。
本発明の更に他の目的は駆動能力の大きい改良された８
１ＭＯ３論理ゲートを提供することである。
本発明の他の目的はノイズ耐性の大きい改良された８１
ＭＯ３論理ゲートを提供することである。
（問題点を解決するための手段） 本発明の上述の、および他の目的を１つの形態で実施す
るにあたり、上部および下部のＮＰＮプッシュプル・ト
ランジスタの間に結合している出力端子を備え、直流電
力を消費しないで大きな電流駆動能力を示す８１Ｍ０３
回路が提供される。
第１のＭＯＳトランジスタ回路は入力端子と出力端子お
よび下部トランジスタとの間に結合して出力端子から電
流を流す。第２のＭＯＳトランジスタ回路は入力端子と
上部トランジスタとの間に結合して上部ｌ・ランジスタ
にバイアスをかける。第３のＭＯＳトランジスタ回路は
入力端子と下部トランジスタとの間に結合されており、
第２のＭＯＳトランジスタ回路に応答して下部トランジ
スタにバイアスをかける。
本発明の上述の、および他の目的、特徴、おにび利点は
付図に関連して記述する以下の詳細な説明から一層よく
理解されるであろう。
（実施例） 第１図を参照すると、モノリシック集積回路の形態で製
作するのに好適な本発明による回路が示されている。Ｎ
ＰＮトランジスタ１１と１２は１λ１のプッシュプル出
力トランジスタを構成している。トランジスタ１１のコ
レクタとエミッタとは、それぞれ、供給電圧端子１３と
出ツノ端子１４とに接続されている。トランジスタ１２
のコレクタとエミッタとは、それぞれ、出力端子１４と
供給電圧端子１５とに接続されている。供給電圧端子１
５は一般に接地されている。
ＮｆｐンネルＭＯＳトランジスタ１６のドレインとソー
スとは、それぞれ、出力端子１４とトランジスタ１２の
ベースとに接続されている。ＮチャンネルＭＯＳトラン
ジスタ１７のドレインとソースとは、それぞれ、トラン
ジスタ１２のベースと供給電圧端子１５とに接続されて
いる。ＰチャンネルＭＯＳトランジスタ１８のソースは
供給電圧端子１３に接続されており、ドレインはトラン
ジスタ１７のゲート、トランジスタ１１のベース、およ
びＮチャンネルＭＯＳトランジスタ１９のドレインに接
続されている。ＮチャンネルＭＯＳトランジスタ１９の
ドレインとソースとは、それぞれ、トランジスタ１１の
ベースと供給電圧端子１５とに接続されている。トラン
ジスタ１６゜１Ｂ、および１９のゲートは入力端子２１
に接続されている。ＮチャンネルＭＯＳトランジスタ２
０のソースは入力端子２１に接続されており、ドレイン
はトランジスタ１２のベースに接続されており、ゲート
は出力端子１４に接続されている。
端子２１の入力信号がデジタルの高からデジタルの低に
切換ねると、トランジスタ１８と１１とは導通となり、
供給電圧端子１３の電圧がトランジスタ１１を介して出
力端子１４に供給される。
トランジスタ１６と１９とは非導通になる。トランジス
タ２０は導通し、低の入力信号をトランジスタ１２のベ
ースに加える。トランジスタ１７は導通となり、入力信
号が高のとき加えられていた電流をトランジスタ１２の
ベースから流す。トランジスタ１７のかわりに抵抗に変
えてもよいし全く省略してｂよい。
デジタルの高の信号が入力端子２１に加えられると、ト
ランジスタ１８と１１とは非導通となり、供給電圧端子
１３の電圧が出力端子１４に現われないようになる。ト
ランジスタ１９，１６．および１２が能動（ｃｎａｂｌ
ｅ）となり、トランジスタ１１のベースと出力端子１４
とから電流を流す。トランジスタ２０は導通して１〜ラ
ンジスタ１２のベースに更に電流を加える。トランジス
タ１７は非導通になる。入力端子２１は、ＭＯＳトラン
ジスタ１６．１８．および１９のゲートに接続されてい
るだけであるから、インピーダンスが高い。出ツノ端子
１４はバイポーラ・プッシュプル・トランジスタの高電
流特性を備えることになるので、すべて端子１４にかか
る奇生容ｆｆ１ｔ’Ｌ負荷に寄与する集積回路上の長い
金属ラインと多数の装置に対するファンアウトに関連す
る遅れが減少する。
第２図を参照すると、本発明の第２の実施例は１対のプ
ッシュプル出力トランジスタ２２および２３を備えてい
る。トランジスタ２２のコレクタとエミッタとは、それ
ぞれ、供給電圧端子２４と出力端子２５とに接続されて
いる。トランジスタ２３のコレクタとエミッタとは、そ
れぞれ、出力端子２５と供給電圧端子２６とに接続され
ている。
供給電圧端子２６は一般的には接地されている。
ＰチャンネルＭＯＳトランジスタ２７のソースとドレイ
ンとは、それぞれ、供給電圧端子２４とトランジスタ２
８のベースとに接続されている。ＮチャンネルＭＯＳト
ランジスタ２９のドレインとソースとは、それぞれ、ト
ランジスタ２８のベースと供給電圧端子２６とに接続さ
れている。トランジスタ２８のコレクタは供給電圧端子
２２に接続されており、エミッタはトランジスタ２２の
ベースに接続されている。ＮチＶンネルＭｏｓトランジ
スタ３１のドレインとソースとは、それぞれ、トランジ
スタ２２のベースと供給電圧端子２６とに接続されてい
る。
ＮチＶンネルＭＯ３装置３２のドレインとソースとは、
それぞれ、出力端子２５とトランジスタ２３のベースと
に接続されている。トランジスタ２７．２９，３１．お
よび３２のゲートは入力端子３３に接続されている。Ｎ
ヂトンネルＭＯＳトランジスタ３４のドレインとソース
とは、それぞれ、トランジスタ２３のベースと供給電圧
端子２６とに接続されている。トランジスタ３４のゲー
トはトランジスタ２８のベースに接続されている。Ｎチ
ャンネルＭＯＳトランジスタ３５のソースとドレインと
は、それぞれ１．トランジスタ２３のベースと入力端子
３３とに接続されている。トランジスタ３５のゲートは
出力端子２５に接続されている。
端子３３上の入力信号がデジタルの高からデジタルの低
に切換わると、トランジスタ２７，２８゜および２２が
導通となり、供給電圧端子２４の電圧がトランジスタ２
２を介して出力端子２５に加えられる。トランジスタ２
９，３１．および３２は非導通になる。トランジスタ３
５が導通し、低い入力信号をトランジスタ２３のベース
に加える。
トランジスタ３４が導通となり、入力信号が高のときに
加えられていた電流をトランジスタ２３のベースから流
す。トランジスタ３４のかわりに抵抗としてもよいし、
あるいは完全に省略してもよい。
デジタル高の信号が入力端子３３に加えられると、トラ
ンジスタ２９と３１とが能動的となり、トランジスタ２
２のベースを引き下げ、トランジスタ２２を一層速く断
の状態にし、トランジスタ２７と２８とは非能動的とな
ってトランジスタ２２のベースに電流が供給されなくな
る。トランジスタ３２が能動となり、出力端子２５に現
われる利用可能な電流がトランジスタ２３のベースに加
えられ、出力端子を供給電圧端子２６の電圧まで引き下
げる。入力端子３３は、ＭＯＳトランジスタ２７．２９
，３１．および３２のゲートと接続されているだけなの
で、高いインピーダンスを持つことになる。出ツノ端子
２５はバイポーラ・プッシュプル・トランジスタの高電
流特性を備えることになり、すべて端子２５にかかる奇
生容量性負荷に寄与する集積回路上の長い金属線路と多
数の装置に対するファンアウトとに関連する遅れが減る
。
ここに記述した回路はＮＰＮトランジスタ、Ｐチャンネ
ルおよびＮチャンネルのＭＯＳトランジスタを示したが
、本発明の教示を実現するために、ＰＮＰトランジスタ
およびＭＯＳトランジスタのいろいろな組合せを当業者
に既知の方法で使用することかできる。更に２つの論理
ゲートだけを説明したが、本発明は他の形式のゲートに
拡張して使用することもできる。
ここに述べた発明は出力装置ばかりでなく超人規模集積
回路（ＶＬＳＩ）の性能を改善する内部回路に使用する
ことができる。ゲートアレイまたは標準のセルを基本と
するＶＬＳＩにおいては、装置の大ぎさは物理釣設ｈ１
を容易にするため一様である。その結果、０ＭＯ３の単
位負荷あたりの遅れの減少は一般に、各種回路構成の出
力インピーダンスが異なるため、回路の機能が異なれば
異なる。ここに記した発明については、単位負荷の低下
は、バイポーラ・プッシュプル・トランジスタが０Ｍ０
３回路を負荷から分離するので、すべての回路機能に対
して実用上同じである。このためセミカスタム仕様で利
用することが容易になる。
バイポーラ・トランジスタはまたＥＣＬの入出力（すな
わち、高性能ＲＡＭの）をはるかに容易に行うことがで
きる。本発明はまたワード線駆動装置、ビット線駆動装
置、およびセンス増幅器に使用して性能を向上させるこ
とができる。
他の用途は同一ヂツブ上にＴＴＬとＥＣＬの人、出力と
を組合せたゲートアレイである。この特徴は高性能ディ
スク駆動装置、試験装置および高速グラフィックスの用
途に望ましい。
（発明の効果） これまで述べてきたことにより、出力電圧スイッチング
速度が改善され、所要電力が低く、入力インピーダンス
が高く、ノイズ耐性が大きく、しかも電流出力能力の大
きいＢＩＭＯ３回路が提供されたことが認識されるはず
である。
【図面の簡単な説明】 第１図は本発明の好ましい実施例の概要図である。 第２図は本発明の別の実施例の！ｌ！！要図である。 １１．１２・・・ＮＰＮトランジスタ、　１３，１５゜
２４．２６・・・供給電圧端子、　１４．２５・・・出
力端子、　１６，１７，２０，３１．３４．３５・・・
ＮデセンネルＭＯＳトランジスタ、　１８，１９゜２７
．２８，２９，３２・・・トランジスタ、　２１゜３３
・・・入力端子。

Claims (1)

  1. 【特許請求の範囲】 １、第１の供給電圧端子と、 第２の供給電圧端子と、 入力端子と、 出力端子と、 前記第１の供給電圧端子と前記出力端子との間に結合し
    ている第１のバイポーラ・トランジスタと、 前記出力端子と前記第２の供給電圧端子との間に結合し
    ている第２のバイポーラ・トランジスタと、 前記第１および第２の供給電圧端子の間に結合し、前記
    入力端子と前記第１のトランジスタとに結合して前記第
    １のトランジスタをバイアスする電圧を発生するもので
    、前記入力端子に対して高インピーダンスになっている
    第１の手段と、前記出力端子と前記第２のバイポーラ・
    トランジスタとの間に結合し、前記入力端子に結合して
    前記第２のトランジスタをバイアスする第２の手段と、 前記入力端子と前記第２のバイポーラ・トランジスタの
    前記ベースとの間に結合し、前記出力端子に結合して前
    記第２のバイポーラ・トランジスタを更にバイアスする
    第３の手段と、 を具備して成ることを特徴とする論理ゲート回路。 ２、前記第１の手段は、 ソースが前記第１の供給電圧端子に、ゲートが前記入力
    端子に、ドレインが前記第１のバイポーラ・トランジス
    タの前記ベースに結合している第１のＰチャンネルＭＯ
    Ｓトランジスタと、 ソースが前記第２の供給電圧端子に、ゲートが前記入力
    端子に、ドレインが前記第１のバイポーラ・トランジス
    タの前記ベースに結合している第１のＮチャンネルＭＯ
    Ｓトランジスタと、 を具備している特許請求の範囲用第１項に記載する論理
    ゲート回路。 ３、前記第２の手段は、 ドレインが前記出力端子に、ソースが前記第２のバイポ
    ーラ・トランジスタのベースに、ゲートが前記入力端子
    に結合している第２のＮチャンネルＭＯＳトランジスタ
    と、 ドレインが前記第２のバイポーラ・トランジスタのベー
    スに、ソースが前記第２の供給電圧端子に、ゲートが前
    記第１のＰチャンネルＭＯＳトランジスタの前記ドレイ
    ンに結合している第３のＮチャンネルＭＯＳトランジス
    タと、 を具備している特許請求の範囲第２項に記載する論理ゲ
    ート回路。
JP61278942A 1985-12-02 1986-11-25 論理ゲ−ト回路 Pending JPS62132424A (ja)

Applications Claiming Priority (2)

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US803691 1985-12-02
US06/803,691 US4638186A (en) 1985-12-02 1985-12-02 BIMOS logic gate

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JP (1) JPS62132424A (ja)
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KR870006728A (ko) 1987-07-14

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