JPS5997229A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS5997229A JPS5997229A JP57205990A JP20599082A JPS5997229A JP S5997229 A JPS5997229 A JP S5997229A JP 57205990 A JP57205990 A JP 57205990A JP 20599082 A JP20599082 A JP 20599082A JP S5997229 A JPS5997229 A JP S5997229A
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- JP
- Japan
- Prior art keywords
- buffer circuit
- output
- circuit
- voltage
- supply terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８電界効果トランジスタ（ＭＯＳ Ｆ
Ｅ Ｔ ： ＭＯＳ Ｆｉｌｅｄ ＥｆｆｅｃｔＴｒ
ａｎｓｉｓｔｏｒ）ニて形成したＣ ＣＤ （Ｃｈａｒ
ｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）やＢ Ｂ Ｄ
（Ｂｕｃｋｅｔ Ｂｒｉｇａｔｅ Ｄｅｖｉｃｅ ）
等の電荷転送素子の信号出力回路に適用されるものに関
する。
Ｅ Ｔ ： ＭＯＳ Ｆｉｌｅｄ ＥｆｆｅｃｔＴｒ
ａｎｓｉｓｔｏｒ）ニて形成したＣ ＣＤ （Ｃｈａｒ
ｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）やＢ Ｂ Ｄ
（Ｂｕｃｋｅｔ Ｂｒｉｇａｔｅ Ｄｅｖｉｃｅ ）
等の電荷転送素子の信号出力回路に適用されるものに関
する。
ＣＣＤやＢＢＤ等の電荷転送素子は、基体表面に信号電
荷を蓄え、上記信号電荷を順次転送する本質的にアナロ
グシフトレジスタの動作を行なう素子として広く知られ
ている。そして、従来より上記電荷転送素子にて形成し
た遅延線、メモリや光イメージセンサ等が提供されてお
り、その信号出力段として上記電荷転送素子による回路
と同一基板１上に形成された第１図に示す如き回路構成
の信号出力回路１０が一般に用いられている。
荷を蓄え、上記信号電荷を順次転送する本質的にアナロ
グシフトレジスタの動作を行なう素子として広く知られ
ている。そして、従来より上記電荷転送素子にて形成し
た遅延線、メモリや光イメージセンサ等が提供されてお
り、その信号出力段として上記電荷転送素子による回路
と同一基板１上に形成された第１図に示す如き回路構成
の信号出力回路１０が一般に用いられている。
すなわち、従来の信号出力回路１０は、第１図に示すよ
うに、ＭＯＳ ＦＥＴζこて構成したソースホロワ形
のバッファ回路を多段縦続接続して成り、各段バッファ
回路の駆動側ＭＯ８ＦＥＴ ２、．４ 。
うに、ＭＯＳ ＦＥＴζこて構成したソースホロワ形
のバッファ回路を多段縦続接続して成り、各段バッファ
回路の駆動側ＭＯ８ＦＥＴ ２、．４ 。
６の各ドレインに駆動電源端子８から駆動電圧■１：ｌ
Ｄ が印加されているとともに、各段の／＼ソファ回路
の負荷のＭＯＳ ＦＥＴ３，５．１２の各ケートにゲー
ト電圧■Ｇｌが印加されており、各段バッファ回路の駆
動側のＭＯＳ ＦＥＴ２．４．６のゲ−１・に前段バッ
ファ回路の出力が印加されている。
Ｄ が印加されているとともに、各段の／＼ソファ回路
の負荷のＭＯＳ ＦＥＴ３，５．１２の各ケートにゲー
ト電圧■Ｇｌが印加されており、各段バッファ回路の駆
動側のＭＯＳ ＦＥＴ２．４．６のゲ−１・に前段バッ
ファ回路の出力が印加されている。
そして、初段バッファ回路の駆動側のＭＯＳ ＦＥＴ２
のベースには、ＣＣＤにて形成した回路の出力が印加さ
れている。
のベースには、ＣＣＤにて形成した回路の出力が印加さ
れている。
ところで、一般にＭＯＳＦＥＴぼ、ドレイン・ゲート間
に大きな電圧が印加されドレイン近傍の電界が非常に大
きくなると、チャンネルを流れている工１．ｚクトｏ７
が衝突電離（ｉｍｐａｃｔ １ｏｎｉｚａ−ｔｉｏｎ
） を起こし、基板にエレクトロンの拡散が起こるこ
とが知られている。上記ＭＯ８ＦＥＴにおける衝突電離
は、ドレイン・ゲート間電圧ＶＤＧが数７以上になる急
激に急却する。
に大きな電圧が印加されドレイン近傍の電界が非常に大
きくなると、チャンネルを流れている工１．ｚクトｏ７
が衝突電離（ｉｍｐａｃｔ １ｏｎｉｚａ−ｔｉｏｎ
） を起こし、基板にエレクトロンの拡散が起こるこ
とが知られている。上記ＭＯ８ＦＥＴにおける衝突電離
は、ドレイン・ゲート間電圧ＶＤＧが数７以上になる急
激に急却する。
上述の如（ＭＯＳ Ｆ’ＢＴにて構成したソースホロワ
形のバッファ回路を多段縦続接続して成る従来の信号出
力回路１０では、駆動側の各ＭＯ８ＦＥＴ ２ 、４
、６のゲート電圧が後段側バッファ回路のもの程低くな
るので、特に初段バッファ回路の負荷側のＭＯＳ Ｆ
ＥＴ３と最終段バッファ回路の駆動側のＭＯＳ ＦＥ
Ｔ５の各ドレイン・ソース間電圧Ａ１ｎａが高くなって
上述の衝突電離によるエレクトロンの拡散が著しい。例
えば、各 ＭＯＳＦＥＴのチャネル幅りが同じで、駆動
電圧ＶＤＤを＋１８Ｖとし、負荷側のＭＯＳ ＰＥＴの
ゲート電圧Ｖ Ｇ１を＋３Ｖとした場合に、初段バッフ
ァ回路の駆動側のＭＯＳ ＦＥＴ ２のゲートに＋１．
８ＶのＣＣＤ出力ＶＩＮが印加されたとすると、負荷側
のＭ、Ｏ８ＦＥＴ ３のトレイン・ソース間には１２Ｖ
の電圧■ＤＧが印加されることになる。第２図に上記初
段バッファ回路の各ＭＯ８ＦＥ’Ｊ？ ２ 、３の電圧
印加状態を示しである。また最終段バッファ回路の出力
電圧Ｖｏ ＩＪ Ｔを＋７■とすると、駆動側のＭＯＳ
ＦＥＴ ５のケートには］、ＯＶのゲート電圧ＶＧ２
が印加され、そのドレイン・ゲート間には８■の電圧
Ｖｌ）、Ｇが印加されることになる。第３図に上記最終
段バッファ回路の各ＭＯ８ＦＥＴ５．７の電圧印加状態
を示しである。
形のバッファ回路を多段縦続接続して成る従来の信号出
力回路１０では、駆動側の各ＭＯ８ＦＥＴ ２ 、４
、６のゲート電圧が後段側バッファ回路のもの程低くな
るので、特に初段バッファ回路の負荷側のＭＯＳ Ｆ
ＥＴ３と最終段バッファ回路の駆動側のＭＯＳ ＦＥ
Ｔ５の各ドレイン・ソース間電圧Ａ１ｎａが高くなって
上述の衝突電離によるエレクトロンの拡散が著しい。例
えば、各 ＭＯＳＦＥＴのチャネル幅りが同じで、駆動
電圧ＶＤＤを＋１８Ｖとし、負荷側のＭＯＳ ＰＥＴの
ゲート電圧Ｖ Ｇ１を＋３Ｖとした場合に、初段バッフ
ァ回路の駆動側のＭＯＳ ＦＥＴ ２のゲートに＋１．
８ＶのＣＣＤ出力ＶＩＮが印加されたとすると、負荷側
のＭ、Ｏ８ＦＥＴ ３のトレイン・ソース間には１２Ｖ
の電圧■ＤＧが印加されることになる。第２図に上記初
段バッファ回路の各ＭＯ８ＦＥ’Ｊ？ ２ 、３の電圧
印加状態を示しである。また最終段バッファ回路の出力
電圧Ｖｏ ＩＪ Ｔを＋７■とすると、駆動側のＭＯＳ
ＦＥＴ ５のケートには］、ＯＶのゲート電圧ＶＧ２
が印加され、そのドレイン・ゲート間には８■の電圧
Ｖｌ）、Ｇが印加されることになる。第３図に上記最終
段バッファ回路の各ＭＯ８ＦＥＴ５．７の電圧印加状態
を示しである。
上述の如き従来の信号出力回路１０では、初段バッファ
回路の負加側のＭＯＳ ＦＥＴ ３および最終段バッフ
ァ回路の駆動側のＭＯＳ ＦＥＴ ６において衝突電離
により拡散される大量のエレクトロンが、同一基板に形
成されているＣＣＤ回路のレジスタ部ζこ不要電荷とし
て入り込んでしまＧ１、信号のオフセットやエラーが発
生するという欠点があった。
回路の負加側のＭＯＳ ＦＥＴ ３および最終段バッフ
ァ回路の駆動側のＭＯＳ ＦＥＴ ６において衝突電離
により拡散される大量のエレクトロンが、同一基板に形
成されているＣＣＤ回路のレジスタ部ζこ不要電荷とし
て入り込んでしまＧ１、信号のオフセットやエラーが発
生するという欠点があった。
そこで、本発明は、上述の如き従来の電荷転送素子の信
号出力回路における問題点に鑑み、出力信号にオフセッ
トやエラーを発生するのを防止することを目的とし、衝
突電離によるエレクトロンの拡散を生ずるこＬの無い新
規な構成の出力ノイ・ノファ回路を提供するものである
。
号出力回路における問題点に鑑み、出力信号にオフセッ
トやエラーを発生するのを防止することを目的とし、衝
突電離によるエレクトロンの拡散を生ずるこＬの無い新
規な構成の出力ノイ・ノファ回路を提供するものである
。
本発明に係る出力バッファ回路は、上述の目的を達成す
るために駆動電源端子と接地との間に直ス電圧を接地側
より順次に増加する所定値に設定し、接地側のＭＯ８電
界効果）−ランジスク以外のいずれか１のＭＯ８電界効
果トランジスタのベースＧこ入力信号を印加し、上記入
力信号がベースに印加される］のＭＯ８電界効果トラン
ジスタのソースから出力信号を得るようにしたこ吉を特
徴とするものである。
るために駆動電源端子と接地との間に直ス電圧を接地側
より順次に増加する所定値に設定し、接地側のＭＯ８電
界効果）−ランジスク以外のいずれか１のＭＯ８電界効
果トランジスタのベースＧこ入力信号を印加し、上記入
力信号がベースに印加される］のＭＯ８電界効果トラン
ジスタのソースから出力信号を得るようにしたこ吉を特
徴とするものである。
以下、本発明に係る出力バッファ回路の一実施例につい
て図面に従い詳細に説明する。
て図面に従い詳細に説明する。
第４図に示す出カバソファ回路２０は、上述の第１図お
よび第２図に示した従来の信号出力回路１０における初
段バッファ回路に本発明を適用した実施例である。
よび第２図に示した従来の信号出力回路１０における初
段バッファ回路に本発明を適用した実施例である。
この実施例の出力バッファ回路２０は、駆動電源端子２
Ｌ！：接地きの間に直列接続した３個のＭＯＳ ＦＥＴ
２２，２３．２４を備え、上述のＣＣＤ出力が駆動電源
端子２１側のＭＯＳ ＦＥＴ ２４のベースに印加さイ
ル１上記ＭＯ８ＦＥＴ ２４のソースから出力信号を得
るようζこ構成されている。
Ｌ！：接地きの間に直列接続した３個のＭＯＳ ＦＥＴ
２２，２３．２４を備え、上述のＣＣＤ出力が駆動電源
端子２１側のＭＯＳ ＦＥＴ ２４のベースに印加さイ
ル１上記ＭＯ８ＦＥＴ ２４のソースから出力信号を得
るようζこ構成されている。
ここで、上記各ＭＯ８ＦＥＴ ２２，２３．２４の各ゲ
ート電圧ＶＧ＋ 、 ＶＯ２、ＶＯ２は、接地側より順
次に増加する所定値ＶＧ３ ） ＶＯ２＞ ＶＧＩに設
定され、この実施例において上述の従来例の初段バンフ
了回路吉同様に１．駆動電圧Ｖｆ１１）を＋１８Ｖとし
て＋１８ＶのＣＣＤ出力が供給される場合に＋１５Ｖの
出力信号を得るとすると、例えばＶａｌ−＋ ３ Ｖ。
ート電圧ＶＧ＋ 、 ＶＯ２、ＶＯ２は、接地側より順
次に増加する所定値ＶＧ３ ） ＶＯ２＞ ＶＧＩに設
定され、この実施例において上述の従来例の初段バンフ
了回路吉同様に１．駆動電圧Ｖｆ１１）を＋１８Ｖとし
て＋１８ＶのＣＣＤ出力が供給される場合に＋１５Ｖの
出力信号を得るとすると、例えばＶａｌ−＋ ３ Ｖ。
ＶＯ２＝＋ １０ Ｖ 、 ＶＯ２−＋ １８ Ｖに設
定される。
定される。
上述の如き構成の実施例において、駆動電源端子２１
側（１） ＭＯＳ ＦＥＴ ２４ ハ、上述の従来例１
コおける駆動側ＭＯ８ＦｇＴ２に相当し、また接地側の
ＭＯＳ ＦＥＴ ２２は同じく負荷側ＭＯ８ＦＥＴ３に
相当する。そして、他のＭＯＳ ＦＥＴ２３は、出力信
号の電圧ＶＯＵＴを上記接地側のＭＯＳ ＦＥＴ２２と
分割して負担する機能を果す。そこで、上記ＭＯ８ＦＥ
Ｔ２３のＷ／Ｌにて定まるゲート・ソース間電圧ＶＧＳ
をα■（α■キ２Ｖ）とすると、接地側のＭＯＳ Ｆｇ
Ｔ ２２のドレイン・ゲート間電圧ｖＤＧｌハ、ＶＤＧ
】−（１０−３−α） （Ｖ）＝５■さなる。また、上
記ＭＯ８ＦＥＴ２３のドレイン・ゲート間電圧ＶＤＧ２
も約５■になる。
側（１） ＭＯＳ ＦＥＴ ２４ ハ、上述の従来例１
コおける駆動側ＭＯ８ＦｇＴ２に相当し、また接地側の
ＭＯＳ ＦＥＴ ２２は同じく負荷側ＭＯ８ＦＥＴ３に
相当する。そして、他のＭＯＳ ＦＥＴ２３は、出力信
号の電圧ＶＯＵＴを上記接地側のＭＯＳ ＦＥＴ２２と
分割して負担する機能を果す。そこで、上記ＭＯ８ＦＥ
Ｔ２３のＷ／Ｌにて定まるゲート・ソース間電圧ＶＧＳ
をα■（α■キ２Ｖ）とすると、接地側のＭＯＳ Ｆｇ
Ｔ ２２のドレイン・ゲート間電圧ｖＤＧｌハ、ＶＤＧ
】−（１０−３−α） （Ｖ）＝５■さなる。また、上
記ＭＯ８ＦＥＴ２３のドレイン・ゲート間電圧ＶＤＧ２
も約５■になる。
ここで、ＭＯＳ ＦＥＴにおける衝突電離に基因するエ
レクトロンの拡散は、５ｖ程度のドレイン・ゲート間電
圧■ＤＧであれば極めて少なくなる。
レクトロンの拡散は、５ｖ程度のドレイン・ゲート間電
圧■ＤＧであれば極めて少なくなる。
従って、上述の第１図に示した信号出力回路１０におけ
る初段バッファ回路として、この実施例の出力バッファ
回路２０を用いれば、上記衝突電離に基因するエレクト
ロンの拡散を極めて少なくするこさができ、出力信号の
オフセットやエラーを防止するこ吉ができる。
る初段バッファ回路として、この実施例の出力バッファ
回路２０を用いれば、上記衝突電離に基因するエレクト
ロンの拡散を極めて少なくするこさができ、出力信号の
オフセットやエラーを防止するこ吉ができる。
次に、第５図に示す出力バッファ回路３０は、上述の第
１図および第３図に示した従来の信号出力回路１０にお
ける最終段バッファ回路ζこ本発明を適用した実施例で
ある。
１図および第３図に示した従来の信号出力回路１０にお
ける最終段バッファ回路ζこ本発明を適用した実施例で
ある。
すなわち、上述の従来の信号出力回路１０の最終段バッ
ファ回路では駆動側のＭＯＳ ＦＥＴ ５のトレイン・
ゲート間電圧■ＤＧが大きくなるので、この実施例の出
力バッファ回路３０では、上記駆動側のＭＯＳ ＦＥＴ
６に相当するＭＯ８ＦＥＴ３３のドレインが電圧分割用
のＭＯＳ ＦＥＴ３４を介して駆動電源供給端子３１に
接続されている。
ファ回路では駆動側のＭＯＳ ＦＥＴ ５のトレイン・
ゲート間電圧■ＤＧが大きくなるので、この実施例の出
力バッファ回路３０では、上記駆動側のＭＯＳ ＦＥＴ
６に相当するＭＯ８ＦＥＴ３３のドレインが電圧分割用
のＭＯＳ ＦＥＴ３４を介して駆動電源供給端子３１に
接続されている。
前段側の出力電圧がゲートに印加されるＭＯ８ＦＪ（Ｔ
、：３は、そのソースが信号出力端子３５に接続されて
いるとともに、上述の負荷側のＭＯ８ＦＥＴ７に相当す
るＭＯＳ ＦＥＴ３２を介して接地されている。
、：３は、そのソースが信号出力端子３５に接続されて
いるとともに、上述の負荷側のＭＯ８ＦＥＴ７に相当す
るＭＯＳ ＦＥＴ３２を介して接地されている。
この実施例において、上述の従来例の最終段バッファ回
路と同様に駆動電圧■ＤＤを＋１８Ｖとして、前段側バ
ッファ回路から＋ＩＯＶの出力電圧が供給されたときに
＋７ｖの出力信号を得るとするさ、上記各ＭＯ８ＦＥＴ
３２，３３．３４の各ケート電圧ＶＧＩ 、ＶＯ２、Ｖ
Ｏ２は、例えば■Ｇｌ−＋３ Ｖ 、 ＶＯ２＝＋１０
Ｖ 、 ＶＯ２＝モ１５Ｖに設定される。
路と同様に駆動電圧■ＤＤを＋１８Ｖとして、前段側バ
ッファ回路から＋ＩＯＶの出力電圧が供給されたときに
＋７ｖの出力信号を得るとするさ、上記各ＭＯ８ＦＥＴ
３２，３３．３４の各ケート電圧ＶＧＩ 、ＶＯ２、Ｖ
Ｏ２は、例えば■Ｇｌ−＋３ Ｖ 、 ＶＯ２＝＋１０
Ｖ 、 ＶＯ２＝モ１５Ｖに設定される。
上述の如き構成の実施例において、駆動電源端子３１
側）ＭＯＳ ＦＥＴ ３４ （７）Ｗ／ Ｌニテ定まる
ゲート・ソース間電圧ＶＧＳを２ｖとすれば、各ＭＯ８
ＦＥＴ３３．３４は、各ドレイン・ゲート間電圧■ＤＧ
がいずれも約３■になり、衝突電離に基因するエレクト
ロンの拡散を極めて少なくするどさができる。従って、
この実施例の出力バッファ回路３０を上述の信号出力回
路１０の最終段バッファ回路として用いれば、出力信号
のオフセットやエラーを防止することができる。
側）ＭＯＳ ＦＥＴ ３４ （７）Ｗ／ Ｌニテ定まる
ゲート・ソース間電圧ＶＧＳを２ｖとすれば、各ＭＯ８
ＦＥＴ３３．３４は、各ドレイン・ゲート間電圧■ＤＧ
がいずれも約３■になり、衝突電離に基因するエレクト
ロンの拡散を極めて少なくするどさができる。従って、
この実施例の出力バッファ回路３０を上述の信号出力回
路１０の最終段バッファ回路として用いれば、出力信号
のオフセットやエラーを防止することができる。
なお、上述の各実施例に示した各出力バッファ回路２０
．３０を多段縦続的に組合せて信号出力回路を構成すれ
ば、さらに出力信号のオフセットやエラーの発生を極め
少なくすることができることは云うまでもない。
．３０を多段縦続的に組合せて信号出力回路を構成すれ
ば、さらに出力信号のオフセットやエラーの発生を極め
少なくすることができることは云うまでもない。
上述の各実施例の説明から明らかなように、本発明に係
る出力バッファ回路では、該回路を構成する各ＭＯ８Ｆ
ＥＴのドレイン・ゲート間電圧を小さくして、衝突電離
によるエレクトロンの拡散を防止することができるので
、ＣＣＤやＢＢＤ等の電荷転送素子にて形成される回路
と同一基板に当該出力バッファ回路を形成しても出力信
号のオフセットやエラー等の発生を極めて少なくするこ
とができ、所期の目的を十分に達成できる。
る出力バッファ回路では、該回路を構成する各ＭＯ８Ｆ
ＥＴのドレイン・ゲート間電圧を小さくして、衝突電離
によるエレクトロンの拡散を防止することができるので
、ＣＣＤやＢＢＤ等の電荷転送素子にて形成される回路
と同一基板に当該出力バッファ回路を形成しても出力信
号のオフセットやエラー等の発生を極めて少なくするこ
とができ、所期の目的を十分に達成できる。
第１図は電荷転送素子の信号出力回路の従来例を示す回
路図である。第２図は上記従来例における初段バッファ
回路の各ＭＯ８ＦＥＴの電圧印加状態を示す説明図であ
る。第３図は同じく最終段／＼ソファ回路の各ＭＯ８Ｆ
ＥＴの電圧印加状態を示す説明図である。 第４図および第５図は本発明に係る出力バッファ回路の
各実施例を示す回路図であり、第４図は上記従来の信号
出力回路の初段バッファ回路さして用いる場合を示し、
第５図は同じく最終段バッファ回路として用いる場合を
示している。 １０・・・・・・・・・・・・・・・信号出力回路２０
．３０・・・・・・出力バッファ回路２１．３１・・・
・・・駆動電源端子 ２２．２３，２４，３２，３３．３４・・・ＭＯＳ Ｐ
ＥＴ特許出願人 ソニー株式会社 代理人 弁理士 小 池 晃 同 日 村 榮 − 第１図 ４Ｓ ２図 ｙ３図 ′７，４図 篤５鴎
路図である。第２図は上記従来例における初段バッファ
回路の各ＭＯ８ＦＥＴの電圧印加状態を示す説明図であ
る。第３図は同じく最終段／＼ソファ回路の各ＭＯ８Ｆ
ＥＴの電圧印加状態を示す説明図である。 第４図および第５図は本発明に係る出力バッファ回路の
各実施例を示す回路図であり、第４図は上記従来の信号
出力回路の初段バッファ回路さして用いる場合を示し、
第５図は同じく最終段バッファ回路として用いる場合を
示している。 １０・・・・・・・・・・・・・・・信号出力回路２０
．３０・・・・・・出力バッファ回路２１．３１・・・
・・・駆動電源端子 ２２．２３，２４，３２，３３．３４・・・ＭＯＳ Ｐ
ＥＴ特許出願人 ソニー株式会社 代理人 弁理士 小 池 晃 同 日 村 榮 − 第１図 ４Ｓ ２図 ｙ３図 ′７，４図 篤５鴎
Claims (1)
- 駆動電源端子と接地との間に直列接続した少なり順次に
増加する所定値に設定し、接地側のＭＯ８電界効果１−
ランジスク以外のいずれか１のＭＯ８電界効果トランジ
スタのベースに入力信号を印加し、上記入力信号がベー
スに印加される１のＭＯ８電界効果トランジスタのソー
スから出力信号を得るようイ・こしたこ吉を特徴とする
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205990A JPS5997229A (ja) | 1982-11-26 | 1982-11-26 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205990A JPS5997229A (ja) | 1982-11-26 | 1982-11-26 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5997229A true JPS5997229A (ja) | 1984-06-05 |
Family
ID=16516071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205990A Pending JPS5997229A (ja) | 1982-11-26 | 1982-11-26 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0260389A2 (en) * | 1986-09-18 | 1988-03-23 | International Business Machines Corporation | Off-chip driver circuits |
| US5033068A (en) * | 1987-05-21 | 1991-07-16 | Kabushiki Kaisha Toshiba | Charge transfer device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4995561A (ja) * | 1973-01-12 | 1974-09-10 | ||
| JPS5742215A (en) * | 1980-08-28 | 1982-03-09 | Toshiba Corp | Impedance conversion circuit |
-
1982
- 1982-11-26 JP JP57205990A patent/JPS5997229A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
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