JP2534717B2 - クランプ回路 - Google Patents
クランプ回路Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はクランプ回路にかかり、特にイメージセンサ
の黒基準出力を基準出力電圧にクランプするために用い
られるクランプ回路に関する。
の黒基準出力を基準出力電圧にクランプするために用い
られるクランプ回路に関する。
（従来の技術） CCDを用いたラインイメージセンサは複写機やカメラ
の自動焦点装置の受光素子として広く利用されている。
一般にCCDセンサのアナログ出力はA/D変換された後マイ
クロコンピュータ等で演算処理される場合が多い。
の自動焦点装置の受光素子として広く利用されている。
一般にCCDセンサのアナログ出力はA/D変換された後マイ
クロコンピュータ等で演算処理される場合が多い。
したがって、CCDセンサの出力を用いる場合に、アナ
ログ出力をA/D変換器の入力電圧範囲となるようにする
ための処理回路が必要となる。
ログ出力をA/D変換器の入力電圧範囲となるようにする
ための処理回路が必要となる。
第８図は、この処理回路の具体的構成例を示したブロ
ック図である。イメージセンサは光感光画素１と光遮蔽
画素２およびこれらの画素での信号電荷を転送するCCD
レジスタ３とから構成されている。光遮蔽画素２からの
出力はイメージセンサの黒基準出力を与え、光感光画素
１の出力はイメージ出力を与える。これらの出力は、CC
Dレジスタ３に一旦読み出された後、時系列的に転送さ
れて出力される。
ック図である。イメージセンサは光感光画素１と光遮蔽
画素２およびこれらの画素での信号電荷を転送するCCD
レジスタ３とから構成されている。光遮蔽画素２からの
出力はイメージセンサの黒基準出力を与え、光感光画素
１の出力はイメージ出力を与える。これらの出力は、CC
Dレジスタ３に一旦読み出された後、時系列的に転送さ
れて出力される。
転送されてきた信号電荷は出力バッファ４により電圧
に変換され、サンプルホールド回路５により所定のタイ
ミングで時系列化されたアナログ出力が得られる。
に変換され、サンプルホールド回路５により所定のタイ
ミングで時系列化されたアナログ出力が得られる。
この時のサンプルホールド回路５の出力をＶS/Hで表
わす。サンプルホールド回路５の出力はクランプ回路６
に入力され、黒基準出力が基準出力電圧にクランプされ
て出力信号OUTとして出力される。
わす。サンプルホールド回路５の出力はクランプ回路６
に入力され、黒基準出力が基準出力電圧にクランプされ
て出力信号OUTとして出力される。
この出力をA/D変換器７でディジタル出力として取り
出し、図示しないマイクロコンピュータ等へ転送して所
定の処理が行われる。
出し、図示しないマイクロコンピュータ等へ転送して所
定の処理が行われる。
第９図はサンプルホールド回路５の出力ＶS/Hとクラ
ンプ回路６の出力OUTとを示した波形図である。CCDイメ
ージセンサの出力は、第６図のサンプルホールド回路５
の出力ＶS/Hに示されるように最初に光遮蔽画素２から
の出力が黒基準出力として出力され、その後に光感光画
素１からの出力がイメージ出力として黒基準との差とし
て出力される。
ンプ回路６の出力OUTとを示した波形図である。CCDイメ
ージセンサの出力は、第６図のサンプルホールド回路５
の出力ＶS/Hに示されるように最初に光遮蔽画素２から
の出力が黒基準出力として出力され、その後に光感光画
素１からの出力がイメージ出力として黒基準との差とし
て出力される。
図中では、この差の信号を矢印で示している。サンプ
ルホールド回路５の出力ＶS/Hは任意のオフセットを持
っているため、A/D変換器７の入力範囲VHLに合わせる必
要がある。
ルホールド回路５の出力ＶS/Hは任意のオフセットを持
っているため、A/D変換器７の入力範囲VHLに合わせる必
要がある。
そこで黒基準出力を入力範囲VHLのハイレベルVHにク
ランプし、イメージ出力はクランプされたハイレベルVH
を基準として負方向に出力されるようにする。
ランプし、イメージ出力はクランプされたハイレベルVH
を基準として負方向に出力されるようにする。
従来用いられているクランプ回路はCCDイメージセン
サの外部にディスクリート回路として構成されるか、CC
Dセンサとは別のICを用いて構成される場合が多かっ
た。
サの外部にディスクリート回路として構成されるか、CC
Dセンサとは別のICを用いて構成される場合が多かっ
た。
しかし近年装置の小型化や低コスト化、実装の容易化
さらに使いやすさを高めるためにこのクランプ回路等を
CCDイメージセンサと同一半導体基板内に設ける要求が
高まっている。そこで従来外部回路としてイメージセン
サとは別に外部に構成されていたクランプ回路を同一半
導体基板上にCCDと同一プロセスを用いて形成する必要
が生じてきた。
さらに使いやすさを高めるためにこのクランプ回路等を
CCDイメージセンサと同一半導体基板内に設ける要求が
高まっている。そこで従来外部回路としてイメージセン
サとは別に外部に構成されていたクランプ回路を同一半
導体基板上にCCDと同一プロセスを用いて形成する必要
が生じてきた。
この場合、チップ面積の増大を押えるために、よりコ
ンパクトな回路形成とするとともにクランプ精度は従来
と同等以上のものにする必要がある。
ンパクトな回路形成とするとともにクランプ精度は従来
と同等以上のものにする必要がある。
これらの要求を満足するクランプ回路の一例として第
10図に示される回路構成が知られている。
10図に示される回路構成が知られている。
第10図において、CCDセンサの出力８はカップリング
コンデンサ９を介してバッファアンプ10に入力され、バ
ッファアンプ10の出力としてクランプ後の出力11が得ら
れる。バッファアンプ10の出力はフィードバック回路に
より入力側にフィードバックされるように構成されてお
り、クランプ用MOSFET12を介してバッファアンプ10の出
力は、差動増幅器13の負側入力端子に結合される。差動
増幅器13の正側入力端子には基準電源14から基準電位が
供給される。差動増幅器13の出力はバッファアンプ10の
入力に接続される。
コンデンサ９を介してバッファアンプ10に入力され、バ
ッファアンプ10の出力としてクランプ後の出力11が得ら
れる。バッファアンプ10の出力はフィードバック回路に
より入力側にフィードバックされるように構成されてお
り、クランプ用MOSFET12を介してバッファアンプ10の出
力は、差動増幅器13の負側入力端子に結合される。差動
増幅器13の正側入力端子には基準電源14から基準電位が
供給される。差動増幅器13の出力はバッファアンプ10の
入力に接続される。
（発明が解決しようとする問題点） しかしながら、この回路では、クランプ精度を上げる
ために差動増幅器13の増幅率をあげ、また入力オフセッ
ト電圧を小さくする必要がある。このため差動増幅器13
の回路が複雑となり実現が困難であるという問題点があ
った。
ために差動増幅器13の増幅率をあげ、また入力オフセッ
ト電圧を小さくする必要がある。このため差動増幅器13
の回路が複雑となり実現が困難であるという問題点があ
った。
また、差動増幅器は構成トランジスタのしきい値のば
らつきの影響を受けやすく、安定した動作を得にくいと
いう問題もある。
らつきの影響を受けやすく、安定した動作を得にくいと
いう問題もある。
本発明は上述した問題点を解消するためになされたも
ので、簡単な構成でしかも高精度のクランプが実現でき
るとともに、CCDイメージセンサと同一チップ上に形成
することの可能なクランプ回路を提供することを目的と
する。
ので、簡単な構成でしかも高精度のクランプが実現でき
るとともに、CCDイメージセンサと同一チップ上に形成
することの可能なクランプ回路を提供することを目的と
する。
（問題点を解決するための手段） 本発明にかかるクランプ回路は、第１及び第２の入力
端子と出力端子とをそれぞれ備えた第１及び第２の差動
増幅回路を含み、第１の差動増幅回路の出力端子は第２
の差動増幅回路の第１の入力端子に結合され、第２の差
動増幅回路の出力端子は第１の差動増幅回路の第２の入
力端子に結合され、第２の差動増幅回路の第２の入力端
子には基準電圧を印加し第１の差動増幅回路の第１の入
力端子には入力信号電圧を印加して第１の差動増幅回路
の出力端子からクランプ電圧をとり出すようにしたクラ
ンプ回路において、第１の差動増幅回路は入力段が２つ
のトランジスタを直列に接続し、各トランジスタの制御
ゲートを第１及び第２の入力端子とする回路からなり、
第２の差動増幅回路は入力段がそれぞれの制御端子に第
１のクロック信号及びこれに先行する第２のクロック信
号が供給される第１及び第２のスイッチングトランジス
タからなる差動対トランジスタで、出力段が増幅回路で
それぞれ構成されており、さらに差動対トランジスタの
共通接続点と第２の差動増幅回路中の増幅回路の入力点
とは第１の静電容量素子を介して結合され、さらに第１
の差動増幅回路の第２の入力端を入力とみて、第２の差
動増幅回路の出力端を出力とみたとき入力信号が反転さ
れて出力されるようにされるようにしたものである。
端子と出力端子とをそれぞれ備えた第１及び第２の差動
増幅回路を含み、第１の差動増幅回路の出力端子は第２
の差動増幅回路の第１の入力端子に結合され、第２の差
動増幅回路の出力端子は第１の差動増幅回路の第２の入
力端子に結合され、第２の差動増幅回路の第２の入力端
子には基準電圧を印加し第１の差動増幅回路の第１の入
力端子には入力信号電圧を印加して第１の差動増幅回路
の出力端子からクランプ電圧をとり出すようにしたクラ
ンプ回路において、第１の差動増幅回路は入力段が２つ
のトランジスタを直列に接続し、各トランジスタの制御
ゲートを第１及び第２の入力端子とする回路からなり、
第２の差動増幅回路は入力段がそれぞれの制御端子に第
１のクロック信号及びこれに先行する第２のクロック信
号が供給される第１及び第２のスイッチングトランジス
タからなる差動対トランジスタで、出力段が増幅回路で
それぞれ構成されており、さらに差動対トランジスタの
共通接続点と第２の差動増幅回路中の増幅回路の入力点
とは第１の静電容量素子を介して結合され、さらに第１
の差動増幅回路の第２の入力端を入力とみて、第２の差
動増幅回路の出力端を出力とみたとき入力信号が反転さ
れて出力されるようにされるようにしたものである。
（作 用） 本発明による第２の差動増幅回路はフィードバックを
構成しており、このフィードバック回路に基準電圧と第
１の差動増幅回路の出力とが時系列的に印加されること
によりクランプ誤差を押えしかも差動増幅器の入力オフ
セット差を発生させないようにすることができる。この
ため高精度クランプを実現することができる。
構成しており、このフィードバック回路に基準電圧と第
１の差動増幅回路の出力とが時系列的に印加されること
によりクランプ誤差を押えしかも差動増幅器の入力オフ
セット差を発生させないようにすることができる。この
ため高精度クランプを実現することができる。
（実施例） 以下本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は、本発明の一実施例にかかるクランプ回路の
回路図である。クランプ回路は２つの差動増幅回路の結
合により構成されており、ソースフォロア24,26および
インバータ25の縦続接続により第１の差動増幅回路が構
成されている。
回路図である。クランプ回路は２つの差動増幅回路の結
合により構成されており、ソースフォロア24,26および
インバータ25の縦続接続により第１の差動増幅回路が構
成されている。
またインバータ23、トランジスタ16,18,19,21および
キャパシタ17により第２の差動増幅回路が構成される。
第１の差動増幅回路の一方の入力端子33にはCCDイメー
ジセンサからの出力が入力され、他方の入力端子には第
２の差動増幅回路の出力がフィードバックされて入力さ
れる。
キャパシタ17により第２の差動増幅回路が構成される。
第１の差動増幅回路の一方の入力端子33にはCCDイメー
ジセンサからの出力が入力され、他方の入力端子には第
２の差動増幅回路の出力がフィードバックされて入力さ
れる。
出力OUTは第１の差動増幅回路の出力として取り出さ
れ、この出力は第２の差動増幅回路の一方の入力にトラ
ンジスタ18を介して接続されている。
れ、この出力は第２の差動増幅回路の一方の入力にトラ
ンジスタ18を介して接続されている。
また第２の差動増幅回路の他方の入力端子15は基準電
源Vrefに接続される。トランジスタ16とトランジスタ18
とは結合して差動対を形成しており、それぞれのゲート
にはクロック信号φ２、φ１が印加される。
源Vrefに接続される。トランジスタ16とトランジスタ18
とは結合して差動対を形成しており、それぞれのゲート
にはクロック信号φ２、φ１が印加される。
インバータ23の入力点34と差動対の接続点との間には
キャパシタ17が接続される。さらに入力点34と出力OUT
との間にはトランジスタ19が接続され、そのゲートには
クロック信号φ４が印加される。インバータ23の出力は
トランジスタ21を介して第１の差動増幅回路の他方の入
力端子に接続されており、トランジスタ21のゲートには
クロック信号φ３が印加される。
キャパシタ17が接続される。さらに入力点34と出力OUT
との間にはトランジスタ19が接続され、そのゲートには
クロック信号φ４が印加される。インバータ23の出力は
トランジスタ21を介して第１の差動増幅回路の他方の入
力端子に接続されており、トランジスタ21のゲートには
クロック信号φ３が印加される。
また第１の差動増幅回路の他方の入力端と接地点との
間にはキャパシタ22が接続される。
間にはキャパシタ22が接続される。
次に第１図の回路の動作を第２図に示すタイミングチ
ャートを用いて説明する。入力IN,出力OUTおよび各トラ
ンジスタのゲートに印加されるクロック信号φ1,φ2,φ
3,φ４のタイミング波形は第２図に示す波形となってい
る。入力INはCCDイメージセンサの出力であって、黒基
準画素の出力を４ビット出力したのちイメージ出力が出
力されるようになっており、この黒基準画素の出力中の
期間28〜32の間にクランプ動作が行われる。
ャートを用いて説明する。入力IN,出力OUTおよび各トラ
ンジスタのゲートに印加されるクロック信号φ1,φ2,φ
3,φ４のタイミング波形は第２図に示す波形となってい
る。入力INはCCDイメージセンサの出力であって、黒基
準画素の出力を４ビット出力したのちイメージ出力が出
力されるようになっており、この黒基準画素の出力中の
期間28〜32の間にクランプ動作が行われる。
まず、期間28においてクロック信号φ３、φ４をオン
し、回路を初期動作電圧に設定する。
し、回路を初期動作電圧に設定する。
第３図の参照番号37は、インバータ23の入力点34から
接続点40→41→42→43を経てOUTに至る経路において、
入力点34と出力点OUTの電圧関係を示した特性曲線であ
る。第３図からわかるように、初期動作電圧は期間28で
φ３、φ４がハイレベルでトランジスタ19、20がオンの
時、合成入出力特性の入出力短絡直線との交点35に設定
される。
接続点40→41→42→43を経てOUTに至る経路において、
入力点34と出力点OUTの電圧関係を示した特性曲線であ
る。第３図からわかるように、初期動作電圧は期間28で
φ３、φ４がハイレベルでトランジスタ19、20がオンの
時、合成入出力特性の入出力短絡直線との交点35に設定
される。
このように動作点を設定すると、入力点34の電圧が設
定されると同時に反転増幅回路は増幅動作範囲にするこ
とが可能となる。
定されると同時に反転増幅回路は増幅動作範囲にするこ
とが可能となる。
次に期間29を経た後、期間30に移行した直後にトラン
ジスタ16がオフされ、この時入力端39から接続点34→40
→41→42→43を経てOUTに至る経路において39から出力O
UTを見た入出力特性は第４図に示す入出力特性38とな
る。
ジスタ16がオフされ、この時入力端39から接続点34→40
→41→42→43を経てOUTに至る経路において39から出力O
UTを見た入出力特性は第４図に示す入出力特性38とな
る。
この時の電圧は、入力端39においては基準電圧VREF、
出力OUTでは第４図に示す接続点35の電圧と同じにな
る。また、接続点34における電圧も接続点35の電圧と同
じである。
出力OUTでは第４図に示す接続点35の電圧と同じにな
る。また、接続点34における電圧も接続点35の電圧と同
じである。
期間31になると、トランジスタ18がオンされ、接続点
39→34→40→41→42→43を経てOUTに至る閉回路を形成
してクランプを行う。この時の34の電位は第２図に示さ
れるように接続点40、41、42（41の反転）、43（42の反
転）と順次伝達されていき、出力OUTの電圧は第４図に
示す入出力特性線38と入出力短絡直線との交点36とな
る。この電位36と基準電圧VREFの差VEは後述するクラン
プ誤差である。また、各インバータ23、24、25の電圧利
得が１以上の時、この電位36と接続点35の電位との電圧
差をΔ１とすると、期間31当初における電位変化量は接
続点40ではΔ１よりも大きいΔ２、接続点41では接続点
40と同じΔ２、接続点42ではΔ２よりも大きいΔ３、接
続点43ではΔ３とほぼ同じΔ４となっている。
39→34→40→41→42→43を経てOUTに至る閉回路を形成
してクランプを行う。この時の34の電位は第２図に示さ
れるように接続点40、41、42（41の反転）、43（42の反
転）と順次伝達されていき、出力OUTの電圧は第４図に
示す入出力特性線38と入出力短絡直線との交点36とな
る。この電位36と基準電圧VREFの差VEは後述するクラン
プ誤差である。また、各インバータ23、24、25の電圧利
得が１以上の時、この電位36と接続点35の電位との電圧
差をΔ１とすると、期間31当初における電位変化量は接
続点40ではΔ１よりも大きいΔ２、接続点41では接続点
40と同じΔ２、接続点42ではΔ２よりも大きいΔ３、接
続点43ではΔ３とほぼ同じΔ４となっている。
期間31から32への移行時にクロックφ３の立下りでト
ランジスタ21をオフすることにより、キャパシタ22にこ
の時点の電圧を保持するクランプ動作を行う。その後、
期間32の終了時にトランジスタ18がオフされるが、その
時の出力電圧OUTは前述した電圧36となっている。
ランジスタ21をオフすることにより、キャパシタ22にこ
の時点の電圧を保持するクランプ動作を行う。その後、
期間32の終了時にトランジスタ18がオフされるが、その
時の出力電圧OUTは前述した電圧36となっている。
このようなクランプ動作は通常１ラインごとに行われ
る。
る。
ここでクランプ誤差VEは第４図に示すように交点35に
おける初期電圧と交点36における出力OUTの電位差を反
転増幅回路の増幅率で割ったものとなる。交点35と交点
36との電位差VEは回路定数を適当に定めることにより１
〜２ボルトとなり増幅率は反転増幅段１段当りで８倍と
することができるため、全体では約500倍程度となる。
おける初期電圧と交点36における出力OUTの電位差を反
転増幅回路の増幅率で割ったものとなる。交点35と交点
36との電位差VEは回路定数を適当に定めることにより１
〜２ボルトとなり増幅率は反転増幅段１段当りで８倍と
することができるため、全体では約500倍程度となる。
したがって、クランプ誤差を20〜40mV程度に設定する
ことができ、実用上十分高精度なものを得ることができ
る。
ことができ、実用上十分高精度なものを得ることができ
る。
また、差動増幅回路を用いた場合に問題となる入力オ
フセット差も基準電圧を先に与えるようにしていること
から原理的に発生しない。
フセット差も基準電圧を先に与えるようにしていること
から原理的に発生しない。
さらに、トランジスタ19によって反転増幅回路の入出
力間を短絡して初期設定を行うようにしているため入力
の初期設定を行うと同時に反転増幅回路を動作領域に設
定することができる。
力間を短絡して初期設定を行うようにしているため入力
の初期設定を行うと同時に反転増幅回路を動作領域に設
定することができる。
第５図は本発明の他の実施例を示す回路図であって、
トランジスタ21の入力点と入力点34間すなわちインバー
タ23の入出力間にトランジスタ20を接続し、これにより
反転増幅回路の入力の初期設定を行うようにしたもので
ある。トランジスタ20のゲートには最初の黒基準画素か
らの信号読出しに対応してクロック信号φ４を印加す
る。このような構成を採用すると、初期設定の速度は速
くなる利点がある。ただし、反転増幅回路全体は動作領
域に入らない可能性もでてくるのでトランジスタ19を用
いる初期設定が好ましい。
トランジスタ21の入力点と入力点34間すなわちインバー
タ23の入出力間にトランジスタ20を接続し、これにより
反転増幅回路の入力の初期設定を行うようにしたもので
ある。トランジスタ20のゲートには最初の黒基準画素か
らの信号読出しに対応してクロック信号φ４を印加す
る。このような構成を採用すると、初期設定の速度は速
くなる利点がある。ただし、反転増幅回路全体は動作領
域に入らない可能性もでてくるのでトランジスタ19を用
いる初期設定が好ましい。
また第１図の回路においてクランプ回路を保持するた
めのキャパシタ22とトランジスタ21とをソースフォロア
24の直前に設けたのは、クランプ終了時のクロック誘導
ノイズを低減するためである。すなわち、もし、トラン
ジスタ21とキャパシタ22がないとするとトランジスタ18
でクランプを終了することになり、クロック信号φ１の
誘導ノイズがインバータ23で増幅されてフィードバック
されてしまう。したがってこのような誘導ノイズを軽減
するためにトランジスタ21とキャパシタ22とを設けてい
る。
めのキャパシタ22とトランジスタ21とをソースフォロア
24の直前に設けたのは、クランプ終了時のクロック誘導
ノイズを低減するためである。すなわち、もし、トラン
ジスタ21とキャパシタ22がないとするとトランジスタ18
でクランプを終了することになり、クロック信号φ１の
誘導ノイズがインバータ23で増幅されてフィードバック
されてしまう。したがってこのような誘導ノイズを軽減
するためにトランジスタ21とキャパシタ22とを設けてい
る。
なお反転増幅回路に用いられるインバータ23,25の具
体的構成としては第３図および第４図に示すようなE/E
インバータやE/Dインバータが実用的である。
体的構成としては第３図および第４図に示すようなE/E
インバータやE/Dインバータが実用的である。
また、実施例におけるソースフォロア24,26はインバ
ータでもよく、第２の増幅器23は複数段により構成され
ていてもよい。
ータでもよく、第２の増幅器23は複数段により構成され
ていてもよい。
以上実施例に基づいて、詳細に説明したように本発明
では反転増幅回路の入出力段をスイッチングトランジス
タで基準電圧と時系列的に接続するようにしているた
め、入力の初期設定と反転増幅回路の動作点設定が容易
にできる。
では反転増幅回路の入出力段をスイッチングトランジス
タで基準電圧と時系列的に接続するようにしているた
め、入力の初期設定と反転増幅回路の動作点設定が容易
にできる。
また回路構成上、一般の差動増幅回路では問題となる
入力オフセットが軽減できる。したがって、本発明によ
ればクランプ誤差を軽減し、高精度のクランプ回路が実
現できる。また回路構成が比較的簡単であるためMOS製
造工程を用いてCCDイメージセンサ等の他の回路部分と
同一基板上に集積化して実現できる。
入力オフセットが軽減できる。したがって、本発明によ
ればクランプ誤差を軽減し、高精度のクランプ回路が実
現できる。また回路構成が比較的簡単であるためMOS製
造工程を用いてCCDイメージセンサ等の他の回路部分と
同一基板上に集積化して実現できる。
第１図は本発明の一実施例にかかるクランプ回路の回路
図、第２図は第１図の動作を説明するためのタイミング
チャート、第３図および第４図は第１図の回路動作を説
明するための入出力特性図、第５図は本発明の他の実施
例を示す回路図、第６図および第７図は本発明で用いら
れるインバータ回路構成を示す回路図、第８図はCCDイ
メージセンサのアナログ出力を処理するための処理回路
のブロック図、第９図は第８図のサンプルホールド回路
およびクランプ回路の出力を示す波形図、第10図は従来
のクランプ回路の一例を示すブロック構成図である。 15……基準電源が接続される入力端、16,18,19,21……
スイッチングトランジスタ、17,22……キャパシタ、23,
25……インバータ、24,26……ソースフォロア回路。
図、第２図は第１図の動作を説明するためのタイミング
チャート、第３図および第４図は第１図の回路動作を説
明するための入出力特性図、第５図は本発明の他の実施
例を示す回路図、第６図および第７図は本発明で用いら
れるインバータ回路構成を示す回路図、第８図はCCDイ
メージセンサのアナログ出力を処理するための処理回路
のブロック図、第９図は第８図のサンプルホールド回路
およびクランプ回路の出力を示す波形図、第10図は従来
のクランプ回路の一例を示すブロック構成図である。 15……基準電源が接続される入力端、16,18,19,21……
スイッチングトランジスタ、17,22……キャパシタ、23,
25……インバータ、24,26……ソースフォロア回路。
Claims (3)
- 【請求項１】第１及び第２の入力端子と出力端子とをそ
れぞれ備えた第１及び第２の差動増幅回路を含み、前記
第１の差動増幅回路の出力端子は前記第２の差動増幅回
路の第１の入力端子に結合され、前記第２の差動増幅回
路の出力端子は前記第１の差動増幅回路の第２の入力端
子に結合され、前記第２の差動増幅回路の第２の入力端
子には基準電圧を印加し前記第１の差動増幅回路の第１
の入力端子には入力信号電圧を印加して前記第１の差動
増幅回路の出力端子からクランプ電圧をとり出すように
したクランプ回路において、前記第１の差動増幅回路は
入力段が２つのトランジスタを直列に接続し、各トラン
ジスタの制御ゲートを第１及び第２の入力端子とする回
路からなり、前記第２の差動増幅回路は入力段がそれぞ
れの制御端子に第１のクロック信号及びこれに先行する
第２のクロック信号が供給される第１及び第２のスイッ
チングトランジスタからなる差動対トランジスタで、出
力段が増幅回路でそれぞれ構成されており、さらに前記
差動対トランジスタの共通接続点と前記第２の差動増幅
回路中の増幅回路の入力点とは第１の静電容量素子を介
して結合され、さらに第１の差動増幅回路の第２の入力
端を入力とみて、第２の差動増幅回路の出力端を出力と
みたとき入力信号が反転されて出力されるようにされた
ことを特徴とするクランプ回路。 - 【請求項２】前記第２の差動増幅回路中のインバータ増
幅回路の出力点を前記第２の差動増幅回路の出力端子と
し、この出力端子と前記第１の差動増幅回路の第２の入
力端子とを制御端子に黒基準画素からの信号出力中オン
となる第３のクロック信号が供給される第３のスイッチ
ングトランジスタで結合し、かつ前記第１の差動増幅回
路の第２の入力端子と接地点との間に第２の静電容量素
子を接続してなる特許請求の範囲第１項記載のクランプ
回路。 - 【請求項３】前記第２の差動増幅回路中のインバータ増
幅回路の入力点と前記第１の差動増幅回路の出力端子と
の間または前記インバータ増幅回路の入出力端子間をそ
の制御端子に第４のクロック信号が供給される第４のス
イッチングトランジスタで結合してなる特許請求の範囲
第１項又は第２項記載のクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199627A JP2534717B2 (ja) | 1987-08-10 | 1987-08-10 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199627A JP2534717B2 (ja) | 1987-08-10 | 1987-08-10 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442910A JPS6442910A (en) | 1989-02-15 |
| JP2534717B2 true JP2534717B2 (ja) | 1996-09-18 |
Family
ID=16410996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199627A Expired - Lifetime JP2534717B2 (ja) | 1987-08-10 | 1987-08-10 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534717B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9239073B2 (en) | 2014-01-31 | 2016-01-19 | Kaoru Taneichi | Fastening device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003030313A1 (fr) * | 2001-09-28 | 2003-04-10 | Matsushita Electric Industrial Co., Ltd. | Émetteur de laser à gaz |
-
1987
- 1987-08-10 JP JP62199627A patent/JP2534717B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9239073B2 (en) | 2014-01-31 | 2016-01-19 | Kaoru Taneichi | Fastening device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442910A (en) | 1989-02-15 |
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