JPH02303000A - Ｃｃｄ出力レベルシフト回路 - Google Patents
Ｃｃｄ出力レベルシフト回路Info
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- JPH02303000A JPH02303000A JP12312489A JP12312489A JPH02303000A JP H02303000 A JPH02303000 A JP H02303000A JP 12312489 A JP12312489 A JP 12312489A JP 12312489 A JP12312489 A JP 12312489A JP H02303000 A JPH02303000 A JP H02303000A
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- JP
- Japan
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- ccd
- differential amplifier
- output
- transistor
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- 238000006243 chemical reaction Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＣＤシフトレジスタを有する全ての半導
体装置に関するものである。
体装置に関するものである。
第３図は従来のＣＣＤイメージセンサ等のＣＣＤ出力レ
ベルシフト回路の回路図である。
ベルシフト回路の回路図である。
図において、（１）はＣＣＤシフトレジスタ、（２）は
バッファ部、（５）はＮチャネルＭＯ８のリセットトラ
ンジスタ、（６）はＮチャネルＭＯ８のトランジスタ、
（７）はコンデンサである。
バッファ部、（５）はＮチャネルＭＯ８のリセットトラ
ンジスタ、（６）はＮチャネルＭＯ８のトランジスタ、
（７）はコンデンサである。
ＣＣＤシフトレジスタ（１）の出力はリセットトランジ
スタ（５） Ｍ １と電荷電圧変換用のコンデンサ（７
）Ｃ１、およびバッファ部（２）の入力に接続されてい
る。バッファ部（２）は通常トランジスタｆ６） Ｍ
２ 。
スタ（５） Ｍ １と電荷電圧変換用のコンデンサ（７
）Ｃ１、およびバッファ部（２）の入力に接続されてい
る。バッファ部（２）は通常トランジスタｆ６） Ｍ
２ 。
Ｍ３．Ｍ４．Ｍｓで構成され、２段のソースフォロア回
路となっている。またトランジスタ（６） Ｍ ６ 。
路となっている。またトランジスタ（６） Ｍ ６ 。
Ｍ７はバッファ部（２）に供給されるバイアス電流を作
り出している。
り出している。
また、第３図に示されるＧＮＤ、ｖＤＤ、Ｒ８，Ｖｏｏ
Ｔ。
Ｔ。
ＣＬの各端子は、それぞれ接地、電源、リセッと、信号
出力、ＣＣＤ転送りロックの各端子である。
出力、ＣＣＤ転送りロックの各端子である。
次に動作について説明する。
ＣＣＤシフトレジスタ（１）からＣＣＤ転送りロックに
よって順次転送されてきた電荷はコンデンサ（７）Ｃ１
によって電荷に応じた電圧に変換され、バッファ部（２
）により増幅されて信号出力としてとり出される。また
、リセットトランジスタ（５） Ｍ １は、ＣＣＤシフ
トレジスタ（２）から順次送られてくる電荷を正しくコ
ンデンサ（７）ＣＩで電圧変換できるように、コンデン
サ（７）ＣＩの電荷をクリアするようなタイミングで動
作させる。第４図は、第３図の回路各部の動作を示すタ
イミングチャートである。
よって順次転送されてきた電荷はコンデンサ（７）Ｃ１
によって電荷に応じた電圧に変換され、バッファ部（２
）により増幅されて信号出力としてとり出される。また
、リセットトランジスタ（５） Ｍ １は、ＣＣＤシフ
トレジスタ（２）から順次送られてくる電荷を正しくコ
ンデンサ（７）ＣＩで電圧変換できるように、コンデン
サ（７）ＣＩの電荷をクリアするようなタイミングで動
作させる。第４図は、第３図の回路各部の動作を示すタ
イミングチャートである。
第３図のような回路構成の場合、リセット時の信号出力
の電位ＶＯＵＴは次のように表わすことができる。
の電位ＶＯＵＴは次のように表わすことができる。
リセット時のリセット端子電圧をＶＤＤとして、ｖＯＵ
Ｔ ””ＤＤ ’ＧＭＩ −”０Ｍ２−７０Ｍ４（コ
コテｖＧＭｎはそれぞれトランジスタ（６） Ｍｎのゲ
ート−ソース間電圧である。） ここで、ＶＧ”Ｍｌ ＋ ”０８Ｍ２＋ ＶＧＳＭ４は
、つｆｆ−／’を製造プロセスでのばらつきが大きく、
またサンプルの使用温度が違うだけでも変動し、一定の
ＶＯＵＴがｔ！ノられなかった。
Ｔ ””ＤＤ ’ＧＭＩ −”０Ｍ２−７０Ｍ４（コ
コテｖＧＭｎはそれぞれトランジスタ（６） Ｍｎのゲ
ート−ソース間電圧である。） ここで、ＶＧ”Ｍｌ ＋ ”０８Ｍ２＋ ＶＧＳＭ４は
、つｆｆ−／’を製造プロセスでのばらつきが大きく、
またサンプルの使用温度が違うだけでも変動し、一定の
ＶＯＵＴがｔ！ノられなかった。
この問題を解決するため第５区に示すような回路が使わ
れた。第５図は従来のＣＣＤ出力レベルシフト回路の回
路図である。図において（１）、 （２）。
れた。第５図は従来のＣＣＤ出力レベルシフト回路の回
路図である。図において（１）、 （２）。
（５）〜（７）は第３図に示したものとｌｉ″ｉＪ等で
あるので説明を省略する。（３）はバッファ部、（４）
は差１ｒｉＪｌ増幅器である。ＣＣＤシフトレジスタ（
１）およびリセットトランジスタ（５） Ｄｉ ｌ及び
トランジスタ（６） Ｍ ２〜Ｍ ７ ハ、第３図と同
一の形状であるが、更にリセットトランジスタ（５）Ｍ
ｌと同一形状のリセットトランジスタ（５） Ｍ ８
、バッファ部（２）と間−形状のバッファ部（３）、電
荷電圧変換用のコンデンサ（７）ＣＩと同一形状のコン
デンサ（７）ＣＩ、およびＭＯＳトランジスタによって
構成される差動増幅器（４）を使用する。差動増幅器（
４）の同相入力端子から電圧源Ｖｒｅｆを与えると、第
５図の回路はリセット時に次のような関係になる。
あるので説明を省略する。（３）はバッファ部、（４）
は差１ｒｉＪｌ増幅器である。ＣＣＤシフトレジスタ（
１）およびリセットトランジスタ（５） Ｄｉ ｌ及び
トランジスタ（６） Ｍ ２〜Ｍ ７ ハ、第３図と同
一の形状であるが、更にリセットトランジスタ（５）Ｍ
ｌと同一形状のリセットトランジスタ（５） Ｍ ８
、バッファ部（２）と間−形状のバッファ部（３）、電
荷電圧変換用のコンデンサ（７）ＣＩと同一形状のコン
デンサ（７）ＣＩ、およびＭＯＳトランジスタによって
構成される差動増幅器（４）を使用する。差動増幅器（
４）の同相入力端子から電圧源Ｖｒｅｆを与えると、第
５図の回路はリセット時に次のような関係になる。
ＶＯＵＴ ＝ Ｖｒｅｆ＋ＶＧＭＢ ＋ ＶＧＭｇ ＋
ＶＧＭ８ＶＧＭＩ ＶＧＭ２ ＶＧＭ４＝ Ｖｒ
ｅ ｆ−１−ＶＧＭｇ −ＶａＭ。
ＶＧＭ８ＶＧＭＩ ＶＧＭ２ ＶＧＭ４＝ Ｖｒ
ｅ ｆ−１−ＶＧＭｇ −ＶａＭ。
（°、°ＶＧＭ、 ＝ ＶＧＭ、＋ 、ＶＧＭ、、
−７０Ｍ４）上式のように信号出力ＶＯＵＴは、はぼ電
圧源の電圧Ｖｒｅｆと同じになるが、リセットトランジ
スタ（５）Ｍｌ、Ｍ８のゲート電圧の相違から完全には
一致しなかった。
−７０Ｍ４）上式のように信号出力ＶＯＵＴは、はぼ電
圧源の電圧Ｖｒｅｆと同じになるが、リセットトランジ
スタ（５）Ｍｌ、Ｍ８のゲート電圧の相違から完全には
一致しなかった。
従来のＣＣＤ出力レベルシフト回路は、以上のように構
成されているので、信号出力の基準となる電圧を正確に
決めることができず、後段に接続される信号処理回路で
、基準電圧の補正を行なう必要があった。
成されているので、信号出力の基準となる電圧を正確に
決めることができず、後段に接続される信号処理回路で
、基準電圧の補正を行なう必要があった。
この発明は以上のような問題点を解消するためになされ
たもので、後段回路とを直結でき、信号処理を簡単に行
なうことができるＣＣＤ出力レベルシフト回路を提供す
るものである。
たもので、後段回路とを直結でき、信号処理を簡単に行
なうことができるＣＣＤ出力レベルシフト回路を提供す
るものである。
この発明に係るＣＣＤ’ｌｌ力レベルシフト回路は、リ
セットトランジスタとバッファ部のゲート−ソース間電
圧を補正する為の同一形状の素子と差動増幅器及びスイ
ッチ部により構成される。
セットトランジスタとバッファ部のゲート−ソース間電
圧を補正する為の同一形状の素子と差動増幅器及びスイ
ッチ部により構成される。
この発明にょるＣＣＤ出力レベルシフト回路は、リセッ
ト時にリセットトランジスタにかかるゲート電圧と、そ
れを補正するための同一形状のトランジスタにかかるゲ
ート電圧を同一とすることができ、信号出力の基準電圧
を完全に補正することができる。
ト時にリセットトランジスタにかかるゲート電圧と、そ
れを補正するための同一形状のトランジスタにかかるゲ
ート電圧を同一とすることができ、信号出力の基準電圧
を完全に補正することができる。
この発明の一実施例を図によって説明する。第１図はＣ
ＣＤ出力レベルシフト回路の回路図、第２図は第１図の
回路各部の動作を示すタイミングチャートである。
ＣＤ出力レベルシフト回路の回路図、第２図は第１図の
回路各部の動作を示すタイミングチャートである。
第１因において、（１）〜（７）は第３図及び第５図の
従来例に示したものと同等であるので説明を省略する。
従来例に示したものと同等であるので説明を省略する。
シフトレジスタ（１）、リセットトランジスタ（５）
Ｍ、 １とバッファ部（２）を構成するト・ランジスタ
（６）Ｍ２〜Ｍ ５ 、およびバイアス電流供給用のト
ランジスタ（６）Ｍ６、Ｍｌは従来例と同一の形状であ
る。
Ｍ、 １とバッファ部（２）を構成するト・ランジスタ
（６）Ｍ２〜Ｍ ５ 、およびバイアス電流供給用のト
ランジスタ（６）Ｍ６、Ｍｌは従来例と同一の形状であ
る。
また、リセットトランジスタ（５） Ｍ １３と、バッ
ファ部（３）を構成するトランジスタ（６）Ｍ９〜Ｍ１
２を、第５図に示す従来回路例と同様に、それぞれリセ
ットトランジスタ（５） Ｍ １とトランジスタｆ６）
Ｍ ２〜Ｍ５と同一の形状である。ただし、リセット
トランジスタ（５） Ｍ ｌとＭ８は、ドレインが電源
端子ＶＤＤに接続され、ゲートが抵抗（９）Ｒ１を通し
て差動増幅（４）の出力に接続されている。差動増幅器
（４）は従来のものと同一構造である。また、抵抗（９
）Ｒ１のリセットゲート側は、スイッチ部（８）にも接
続される。スイッチ部（８）の例としでＮチャネルＭＯ
８のトランジスタ（６）Ｍ１３ を用いる。トランジス
タ（６）Ｍ１３のゲートはリセット端子Ｒ８に接続され
る。差動増幅器（４）の逆相入力側は、バッファ部（３
）の出力が接続され、差動増幅器（４）の同相入力側は
電圧源Ｖｒｅｆが接続される。
ファ部（３）を構成するトランジスタ（６）Ｍ９〜Ｍ１
２を、第５図に示す従来回路例と同様に、それぞれリセ
ットトランジスタ（５） Ｍ １とトランジスタｆ６）
Ｍ ２〜Ｍ５と同一の形状である。ただし、リセット
トランジスタ（５） Ｍ ｌとＭ８は、ドレインが電源
端子ＶＤＤに接続され、ゲートが抵抗（９）Ｒ１を通し
て差動増幅（４）の出力に接続されている。差動増幅器
（４）は従来のものと同一構造である。また、抵抗（９
）Ｒ１のリセットゲート側は、スイッチ部（８）にも接
続される。スイッチ部（８）の例としでＮチャネルＭＯ
８のトランジスタ（６）Ｍ１３ を用いる。トランジス
タ（６）Ｍ１３のゲートはリセット端子Ｒ８に接続され
る。差動増幅器（４）の逆相入力側は、バッファ部（３
）の出力が接続され、差動増幅器（４）の同相入力側は
電圧源Ｖｒｅｆが接続される。
次に動作を説明する。トランジスタ（６）Ｍ１３がオフ
している場合は、差動増幅器（４）の正転入力端子に電
圧源Ｖｒｅｆが与えられているので、バッファ部（２）
の出力ＶＯＵＴは次のような関係となる。
している場合は、差動増幅器（４）の正転入力端子に電
圧源Ｖｒｅｆが与えられているので、バッファ部（２）
の出力ＶＯＵＴは次のような関係となる。
ＶＯＵＴ ” ｖｒ６ Ｃ＋ ＶＧＭＩ １＋ＶＧＭｇ
十ＶＧＭ８− ＶＧＭ １− ＶＧＭ ２− ＶＧＭ
４（ここでＶＧＭｎ はトランジスタ（６）Ｍ ｎ
のゲート−ソース電圧）バッファ部（２）とバッファ部
（３） 、リセットトランジスタ（５） Ｍ ！とＭ８
が同一形状に構成されていて、コンデンサ（７）ＣＩと
０２が十分に充電サレテイれば、ＶＣＩＭ、、 ＝ＶＧ
Ｍ、 、ＶＧＭ、＝ＶＧＭ、、 ＶＧＭ８ｅ−ＶＧＭ４
となるので、 ＶｏｖＴ＝ Ｖｒ ｅ ｒとなり、リセット間のＣＣＤ
出力信号の基準電圧が正確にＶｒｅｆｔ’！！圧となる
。
十ＶＧＭ８− ＶＧＭ １− ＶＧＭ ２− ＶＧＭ
４（ここでＶＧＭｎ はトランジスタ（６）Ｍ ｎ
のゲート−ソース電圧）バッファ部（２）とバッファ部
（３） 、リセットトランジスタ（５） Ｍ ！とＭ８
が同一形状に構成されていて、コンデンサ（７）ＣＩと
０２が十分に充電サレテイれば、ＶＣＩＭ、、 ＝ＶＧ
Ｍ、 、ＶＧＭ、＝ＶＧＭ、、 ＶＧＭ８ｅ−ＶＧＭ４
となるので、 ＶｏｖＴ＝ Ｖｒ ｅ ｒとなり、リセット間のＣＣＤ
出力信号の基準電圧が正確にＶｒｅｆｔ’！！圧となる
。
上記のようなリセット動作後、トランジスタ（う）Ｍ１
３がオンして、リセットトランジスタ（５） Ｍ １、
Ｍ８がオフして、ＣＣＤシフトレジスタ（１）から転送
されてきた電荷がコンデンサ（７）ＣＩにより電荷−電
圧変換され、バッファ部（２）により低イメビーダンス
化され出力される。コンデンサ（７）ＣＩのリセットと
ＣＣＤシフトレジスタ（１）からの電荷の転送が繰返し
行なわれることで、ＣＣＤの出力信号が得られる。
３がオンして、リセットトランジスタ（５） Ｍ １、
Ｍ８がオフして、ＣＣＤシフトレジスタ（１）から転送
されてきた電荷がコンデンサ（７）ＣＩにより電荷−電
圧変換され、バッファ部（２）により低イメビーダンス
化され出力される。コンデンサ（７）ＣＩのリセットと
ＣＣＤシフトレジスタ（１）からの電荷の転送が繰返し
行なわれることで、ＣＣＤの出力信号が得られる。
以上のように、ＣＯＤ出力レベルシフト回路を出力信号
を取り出すバッファ部とＣＯＤの電荷転送用のコンデン
サのリセットトランジスタとＣＯＤの電荷転送用のコン
デンサの部分を同一形状で２つ設け、リセットトランジ
スタのゲートどおしを接続し、この接続点に差動増幅器
の出力を抵抗を介して接続し、ＣＣＤの電荷転送用のコ
ンデンサの接続されていないバッファ部の出力に上記差
動増幅器の逆相入力を接続し、上記差動増幅器の同相入
力に基準電圧を接続するよう構成することで、トランジ
スタのパラメータばらつき等の影響を受けない信号出力
の基準となる電圧をもつＣＯＤレベルシフト回路を得る
ことができる効果がある。
を取り出すバッファ部とＣＯＤの電荷転送用のコンデン
サのリセットトランジスタとＣＯＤの電荷転送用のコン
デンサの部分を同一形状で２つ設け、リセットトランジ
スタのゲートどおしを接続し、この接続点に差動増幅器
の出力を抵抗を介して接続し、ＣＣＤの電荷転送用のコ
ンデンサの接続されていないバッファ部の出力に上記差
動増幅器の逆相入力を接続し、上記差動増幅器の同相入
力に基準電圧を接続するよう構成することで、トランジ
スタのパラメータばらつき等の影響を受けない信号出力
の基準となる電圧をもつＣＯＤレベルシフト回路を得る
ことができる効果がある。
第１図はこの発明の一実施例によるＣＣＤレベルジット
回路の回１烙図、第２図は＠１図のＣＣＤレベルジット
回路の１ｉｉｌ１作を示すタイミングチャーと、第３図
は従来のＣＣＤレベルジット回路の回路図、第１図は第
３図のＣＣ］）レベルシフト回路の動作を−・」・すタ
イミングチャ・−と、第５図は第４じの回路゛、−・改
良した従来のＣＣＤレベルシフト回路の回路図である。 図において、（１）はＣＣＤシフトレジスタ、（２）、
（３）はバッファ部、（４）は差動増幅器、（５）は
リセットトランジスタ、（６）はトランジスタ、（７）
はコンデンサ、（８）はス・ｆツチ部、（９）は抵抗で
ある。 なお、図中、同一符号は同一、または相当部分を示す。
回路の回１烙図、第２図は＠１図のＣＣＤレベルジット
回路の１ｉｉｌ１作を示すタイミングチャーと、第３図
は従来のＣＣＤレベルジット回路の回路図、第１図は第
３図のＣＣ］）レベルシフト回路の動作を−・」・すタ
イミングチャ・−と、第５図は第４じの回路゛、−・改
良した従来のＣＣＤレベルシフト回路の回路図である。 図において、（１）はＣＣＤシフトレジスタ、（２）、
（３）はバッファ部、（４）は差動増幅器、（５）は
リセットトランジスタ、（６）はトランジスタ、（７）
はコンデンサ、（８）はス・ｆツチ部、（９）は抵抗で
ある。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）ＭＯＳトランジスタによつて構成された差動増幅
器と差動増幅器の出力に一端が接続された抵抗と、その
抵抗のもう一方の端に接続され、その接続された部分を
接地することができるスイッチ部と、同じく抵抗のもう
一方の端にゲートが接続され、ドレインが電源に接続さ
れた同一形状の第１、第２のリセットトランジスタと、
更に上記第１、第２のリセットトランジスタのソースに
それぞれ接続される第１、第２の同一形状の電荷電圧変
換部及び第１、第２の同一形状のバッファ部があり、か
つ第１の電荷電圧変換部には、ＣＣＤシフトレジスタの
出力が接続され、かつ第２のバッファ部の出力が上記の
差動増幅器の逆相入力に接続され、差動増幅器の同相入
力は電圧源に接続されていることを特徴とする、ＣＣＤ
出力レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12312489A JPH02303000A (ja) | 1989-05-16 | 1989-05-16 | Ｃｃｄ出力レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12312489A JPH02303000A (ja) | 1989-05-16 | 1989-05-16 | Ｃｃｄ出力レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303000A true JPH02303000A (ja) | 1990-12-14 |
Family
ID=14852779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12312489A Pending JPH02303000A (ja) | 1989-05-16 | 1989-05-16 | Ｃｃｄ出力レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276723A (en) * | 1990-05-14 | 1994-01-04 | Nec Corporation | Floating diffusion type charge detection circuit for use in charge transfer device |
| KR100496845B1 (ko) * | 2001-08-01 | 2005-06-22 | 산요덴키가부시키가이샤 | 화상 신호 처리 장치 |
-
1989
- 1989-05-16 JP JP12312489A patent/JPH02303000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276723A (en) * | 1990-05-14 | 1994-01-04 | Nec Corporation | Floating diffusion type charge detection circuit for use in charge transfer device |
| KR100496845B1 (ko) * | 2001-08-01 | 2005-06-22 | 산요덴키가부시키가이샤 | 화상 신호 처리 장치 |
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