JP2014209670A - 差動増幅回路およびａ／ｄ変換器 - Google Patents

Abstract

【課題】入力電圧範囲を従来よりも広く確保する。【解決手段】差動増幅回路８において、差動対２１のトランジスタＮＨ１、ＮＨ２をデプレッション形のＭＯＳトランジスタで構成し、その他のトランジスタをエンハンスメント形のＭＯＳトランジスタで構成することにより、トランジスタＮＨ１、ＮＨ２のしきい値電圧を、その他のトランジスタのしきい値電圧よりも低く設定する。差動増幅回路８に入力される最小電圧をＶmin、トランジスタＮ４の有効ゲート電圧をＶeff(N4)とすれば、トランジスタＮＨ１、ＮＨ２は、（Ｖin(min)−Ｖeff(N4)）よりも低いしきい値電圧ＶＴ(NH1,NH2)を有する。【選択図】図１

Description

本発明は、ＭＯＳトランジスタから構成される差動増幅回路およびそれを用いたＡ／Ｄ変換器に関する。

ＭＯＳトランジスタを用いて差動対を構成する場合、ＭＯＳトランジスタのしきい値電圧ＶＴに応じて増幅動作可能な最低入力電圧が定まる。例えばコンパレータにおいて、Ｎチャネル型のＭＯＳトランジスタを用いた差動対（特許文献１参照）は、しきい値電圧ＶＴよりも低い入力電圧に対して比較動作を停止する。微細プロセスを用いたＭＯＳトランジスタを用いればしきい値電圧ＶＴを低くできるが、微細プロセスを用いると素子耐圧も低下するので採用可能な用途が限られる。

特開２００４−３０４３１２号公報

これは、特に車載装置において深刻な問題になる。例えば、キャパシタアレイを用いた逐次比較型のＡ／Ｄ変換器は、キャパシタが共通に接続されたコモンラインの電圧と基準電圧とを比較するコンパレータを備えている。コンパレータの差動対を構成するＭＯＳトランジスタの耐圧は、Ａ／Ｄ変換するセンサ信号の電圧に応じて決定されており、しきい値電圧ＶＴの都合により低くすることができない。さらに、クランキングなどによりバッテリ電圧が低下すると、Ａ／Ｄ変換器で用いる電源電圧、基準電圧などが安定化の範囲を超えて低下する虞がある。基準電圧が最低入力電圧を下回ると、コンパレータは正常な比較動作ができなくなる。

本発明は上記事情に鑑みてなされたもので、その目的は、入力電圧範囲を従来よりも広く確保することができる差動増幅回路およびそれを用いたＡ／Ｄ変換器を提供することにある。

請求項１に記載した差動増幅回路は、デプレッション形の第１、第２ＭＯＳトランジスタから構成される差動対と、第１電源線と第１、第２ＭＯＳトランジスタの各ドレインとの間に接続されたＭＯＳトランジスタから構成される負荷回路と、第１、第２ＭＯＳトランジスタの共通に接続されたソースと第２電源線との間に接続されたＭＯＳトランジスタから構成される定電流回路とを備えている。第１、第２ＭＯＳトランジスタのしきい値電圧は、負荷回路を構成するＭＯＳトランジスタのしきい値電圧および定電流回路を構成するＭＯＳトランジスタのしきい値電圧よりも低い。一例として、負荷回路と定電流回路を構成するＭＯＳトランジスタは、エンハンスメント形で構成されている。

この構成によれば、従来構成に比べ、第１、第２ＭＯＳトランジスタのしきい値電圧ＶＴが低くなり、増幅動作可能な入力電圧範囲を従来よりも広く確保することができる。具体的には、第１、第２ＭＯＳトランジスタがＮチャネル型の場合には、入力電圧範囲がより低い範囲にまで広がり、Ｐチャネル型の場合には、入力電圧範囲がより高い範囲にまで広がる。

請求項２に記載した手段によれば、第１、第２ＭＯＳトランジスタがＮチャネル型の場合、定電流回路を構成するＭＯＳトランジスタの有効ゲート電圧をＶeffとし、差動対に入力される最小電圧をＶminとすれば、第１、第２ＭＯＳトランジスタは、（Ｖmin−Ｖeff）よりも低いしきい値電圧を有している。このような電圧関係によれば、定電流回路を構成するＭＯＳトランジスタが定電流動作でき、第１、第２ＭＯＳトランジスタは、そのゲート電圧に応じた差動増幅が可能になる。

請求項３に記載した手段によれば、差動対に入力される電圧範囲は第１、第２電源線間の電圧よりも広く、第１、第２ＭＯＳトランジスタは第１、第２電源線間の電圧よりも高い耐圧を有している。一般に、ＭＯＳトランジスタの耐圧が高くなるとしきい値電圧も高くなるので、入力電圧範囲が一層狭まる傾向にある。これに対し本手段では、入力電圧範囲を広く確保することができる。

請求項４に記載した手段によれば、負荷回路は定電流回路を構成しており、差動対と当該定電流回路とともにフォールデッドカスコード回路を構成するＭＯＳトランジスタと、当該ＭＯＳトランジスタと第２電源線との間に接続された能動負荷回路を備えている。この構成によりゲインを高めることができる。

請求項５に記載したＡ／Ｄ変換器は、キャパシタアレイを用いた逐次比較型のＡ／Ｄ変換器である。このＡ／Ｄ変換器は、上述した差動増幅回路を備えてコモンラインの電圧と基準電圧とを比較するコンパレータを有している。さらに、一端がコモンラインに接続された複数のキャパシタからなるキャパシタアレイと、複数のキャパシタごとにその他端を被変換電圧側、第１規定電圧側または第２規定電圧側に切り替えてキャパシタの電荷設定および電荷分配を行う切替回路と、コンパレータの出力信号に基づいて切替回路を制御することによりＡ／Ｄ変換コードを生成する制御回路とを備えている。

コンパレータの差動増幅回路には、コモンラインの電圧と基準電圧が入力される。差動増幅回路の第１、第２ＭＯＳトランジスタは、Ａ／Ｄ変換するセンサ信号の電圧に応じた耐圧が必要になる。耐圧が高い場合でも差動増幅回路の入力電圧範囲は従来構成に比べて広いので、バッテリ電圧の低下などによりＡ／Ｄ変換器への供給電圧が低下しても、コンパレータは正常に比較動作を継続することができる。

本発明の第１の実施形態を示すチョッパ型コンパレータの構成図 Ａ／Ｄ変換器の構成図 Ａ／Ｄ変換器の電荷設定および電荷分配に係る等価回路を示す図 本発明の第２の実施形態を示す差動増幅回路の構成図 本発明の第３の実施形態を示すコンパレータの構成図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１から図３を参照しながら説明する。図２に示すＡ／Ｄ変換器１は、キャパシタアレイとチョッパ型のコンパレータを用いた逐次比較型のＡ／Ｄ変換器である。

このＡ／Ｄ変換器１は、車載装置に搭載されており、図中の破線で区分するように電源電圧ＶDD1（５Ｖ）で動作する回路Ａと、電源電圧ＶDD2（１．５Ｖ）で動作する回路Ｂとから構成されている。回路Ａの電源電圧ＶDD1は、センサ（図示せず）から入力される電圧Ｖinの電圧範囲（０Ｖ〜５Ｖ）に応じて定められており、回路Ｂの電源電圧ＶDD2は、消費電力の低減および高速化が図られるように定められている。

キャパシタアレイ２を構成するキャパシタＣ０〜Ｃｍは、０．５Ｃ、０．５Ｃ、Ｃ、２Ｃ、…、２^ｎＣ（ｎ＝ｍ−２）のように２のべき乗に重み付けされており、各一端がコモンライン３に接続されている。切替回路４は、キャパシタＣ０〜Ｃｍごとに、その他端に入力電圧Ｖin、第１規定電圧Ｖref+（ＶDD1：５Ｖ）および第２規定電圧Ｖref-（ＧＮＤ：０Ｖ）の何れかの電圧を与えるスイッチＳＷ０〜ＳＷｍから構成されている。電圧Ｖinの入力端子５とスイッチＳＷ０〜ＳＷｍとの間にはスイッチ６が設けられている。

チョッパ型のコンパレータ７は、コモンライン３の電圧ＶCOMと基準電圧Ｖｒとを比較するもので、差動増幅回路８、９がキャパシタ１０、１１を介して縦続に接続された構成を備えている。コンパレータ７には、差動増幅回路９の入力端子同士を接続するスイッチ１２が付加されている。差動増幅回路８の反転入力端子はコモンライン３に接続されており、非反転入力端子は基準電圧Ｖｒ（＝ＶDD1／２：２．５Ｖ）を出力するバッファ１３の出力端子に接続されている。差動増幅回路８の入力端子間には、スイッチ１４が設けられている。

制御回路１５は、クロックＣＬＫに同期してＡ／Ｄ変換を実行し、Ａ／Ｄ変換コードを逐次比較レジスタに格納する。制御回路１５は、Ａ／Ｄ開始信号ＡＤＳを入力すると、制御信号ＳＰ、ＳＤ、ＳＣを出力してそれぞれスイッチ６、１２、１４を制御するとともに、コンパレータ７から出力される比較信号ＣＰに基づいてスイッチＳＷ０〜ＳＷｍを切り替える。制御回路１５は、低電圧である回路Ｂに属するので、レベルシフト回路１６を介して回路Ａに属するスイッチ６、１４とスイッチＳＷ０〜ＳＷｍを切り替える。制御回路１５は、Ａ／Ｄ変換が終了するとＡ／Ｄ終了信号ＡＤＥを出力する。

チョッパ型のコンパレータ７は、図１に示すようにバイアス回路１７、差動増幅回路８、９、キャパシタ１０、１１およびスイッチ１２から構成されている。コンパレータ７は、１．５Ｖ系の耐圧を持つＮチャネル型のＭＯＳトランジスタＮ１〜Ｎ１５とＰチャネル型のＭＯＳトランジスタＰ１〜Ｐ１８、および５Ｖ系の耐圧を持つＮチャネル型のＭＯＳトランジスタＮＨ１、ＮＨ２を備えている。

トランジスタＮ１〜Ｎ１５、Ｐ１〜Ｐ１８はエンハンスメント形であり、トランジスタＮＨ１、ＮＨ２はデプレッション形である。エンハンスメント形はＶGS＝０で電流が流れない素子であり、デプレッション形はＶGS＝０で電流が流れる素子である。このような違いにより、トランジスタＮＨ１、ＮＨ２の耐圧はトランジスタＮ１〜Ｎ１５、Ｐ１〜Ｐ１８の耐圧よりも高いにもかかわらず、トランジスタＮＨ１、ＮＨ２のしきい値電圧は、トランジスタＮ１〜Ｎ１５、Ｐ１〜Ｐ１８のしきい値電圧よりも低くなっている。

バイアス回路１７は、差動増幅回路８、９で必要となるバイアス電圧ＶBH1、ＶBH2、ＶBLを生成する。電源線１８、１９間には、抵抗２０とゲート・ドレイン間が接続されたトランジスタＮ１とが直列に接続されている。トランジスタＮ１に流れる定電流は、トランジスタＮ１とともにカレントミラー回路を構成するトランジスタＮ２、Ｎ３により折り返されてトランジスタＰ１、Ｐ２に流れる。ここで、トランジスタＮ１〜Ｎ３のゲート電位がバイアス電圧ＶBLとなり、トランジスタＰ１、Ｐ２のゲート電位がそれぞれバイアス電圧ＶBH1、ＶBH2となる。

差動増幅回路８の差動対２１を構成するトランジスタＮＨ１、ＮＨ２のゲートには、それぞれ０Ｖから５Ｖの範囲で変化するコモンライン３の電圧ＶCOM、ＶDD1／２（２．５Ｖ）の基準電圧Ｖｒが入力される。そのため、トランジスタＮＨ１、ＮＨ２には、電源線１８、１９間の電圧１．５Ｖよりも高い５Ｖ系の耐圧が必要になる。トランジスタＮＨ１、ＮＨ２のバックゲートにはグランド電位が与えられている。トランジスタＮＨ１、ＮＨ２の共通に接続されたソースとグランド線１９との間には、トランジスタＮ４が接続されている。トランジスタＮ４は、バイアス電圧ＶBLをゲート電圧とすることで定電流回路として動作する。

電源線１８とトランジスタＮＨ１、ＮＨ２の各ドレインとの間には、トランジスタＰ３、Ｐ４が接続されている。トランジスタＰ３、Ｐ４は、バイアス電圧ＶBH1をゲート電圧とすることで定電流回路である負荷回路２２として動作する。さらに、電源線１８、１９間にトランジスタＰ３、Ｐ４と直列に接続されたトランジスタＰ５、Ｐ６は、バイアス電圧ＶBH2をゲート電圧としており、差動対２１とトランジスタＰ３、Ｐ４とともにフォールデッドカスコード接続の形態を有している。トランジスタＰ５、Ｐ６の各ドレインと電源線１９との間には、トランジスタＮ５〜Ｎ８からなる能動負荷回路２３が設けられている。フォールデッドカスコード接続を用いることでゲインを高めることができる。

差動増幅回路８は、能動負荷回路２３の出力電圧を増幅する出力段２４を備えている。出力段２４は、ノードＮＡ、ＮＢの電圧ＶNA、ＶNBを入力とするソースフォロアの形態を持つトランジスタＰ７、Ｐ８と、電源線１８とトランジスタＰ７、Ｐ８との間にそれぞれ接続されてバイアス電圧ＶBH1をゲート電圧とするトランジスタＰ９、Ｐ１０とから構成されている。トランジスタＰ７、Ｐ８のソースが、差動増幅回路８の出力ノードＮＣ、ＮＤとなる。

差動増幅回路９は、トランジスタＮ９、Ｎ１０からなる差動対２５を備えている。トランジスタＮ９、Ｎ１０のゲートは、それぞれキャパシタ１０、１１を介して差動増幅回路８の出力ノードＮＣ、ＮＤに接続されている。トランジスタＮ９、Ｎ１０の共通に接続されたソースとグランド線１９との間には、トランジスタＮ１１が接続されている。トランジスタＮ１１は、バイアス電圧ＶBLをゲート電圧とすることで定電流回路として動作する。

電源線１８とトランジスタＮ９、Ｎ１０の各ドレインとの間には、トランジスタＰ１１〜Ｐ１４からなる能動負荷回路２６が設けられている。差動増幅回路９は、差動対２５の出力電圧を増幅する出力段２７を備えている。出力段２７は、ノードＮＥ、ＮＦの電圧ＶNE、ＶNFを入力とするトランジスタＰ１５、Ｐ１６と、トランジスタＰ１５、Ｐ１６とグランド線１９との間に接続されたトランジスタＮ１２、Ｎ１３からなる能動負荷回路２８（カレントミラー回路）とから構成されている。トランジスタＮ１３のドレインが出力ノードＮＧとなる。

スイッチ１２は、トランジスタＮ１４、Ｐ１７からなるアナログスイッチ２９、トランジスタＮ１５、Ｐ１８からなるアナログスイッチ３０、およびインバータ３１、３２から構成されている。アナログスイッチ２９、３０は、信号ＳＤがＬレベルのときにオフ、Ｈレベルのときにオンする。

次に、本実施形態の作用および効果について説明する。はじめに、逐次比較型のＡ／Ｄ変換器１の動作を簡単に説明する。Ａ／Ｄ変換器１の制御回路１５は、初めにスイッチ６、１２、１４をオンするとともに、スイッチＳＷ０〜ＳＷｍを全て入力電圧Ｖin側（サンプリング側）に切り替えてキャパシタＣ０〜Ｃｍに（Ｖin−ＶDD1／２）に応じた電荷を設定する。このときのキャパシタＣ０〜Ｃｍの電荷設定に係る等価回路を図３（ａ）に示す。

差動増幅回路８の差動出力端子に現れるオフセット電圧により、キャパシタ１０、１１に初期電荷が与えられる。制御回路１５は、この初期電荷の設定が終了するとスイッチ１２をオフし、続いてスイッチ１４をオフし、その後、スイッチＳＷ０〜ＳＷｍを全てＶref-側に切り替えてホールドする（図３（ｂ）参照）。予めスイッチ１２をオンしておくことで、差動増幅回路８のオフセット電圧をキャンセルできるとともに、差動増幅回路９の動作を速めることができる。

コンパレータ７を用いた比較動作の準備が整ったため、制御回路１５は、比較信号ＣＰに応じてスイッチＳＷ０〜ＳＷｍを切り替えて、ＭＳＢ側から順に各ビットの値を決定する。制御回路１５は、ＭＳＢを決定する場合、スイッチＳＷ０〜ＳＷｍのうちスイッチＳＷｍを規定電圧Ｖref+側に切り替え、残りをＶref-側に維持する（図３（ｃ）参照）。これによりキャパシタＣ０〜Ｃｍで電荷が再分配され、コモンライン３の電圧ＶCOMは（１）式で示す値となる。
ＶCOM＝（ＶDD1／２−Ｖin＋Ｖref+／２）＝５Ｖ−Ｖin …（１）

ＶinがＶDD1／２よりも低い場合にはＶCOM＞Ｖｒとなるので、比較信号ＣＰがＨレベル（ＶDD2）になる。このとき、制御回路１５は、ＭＳＢ＝０とし、スイッチＳＷｍに加えてスイッチＳＷm-1も規定電圧Ｖref+側に切り替える（図３（ｄ）参照）。一方、ＶinがＶDD1／２以上の場合にはＶCOM≦Ｖｒとなるので、比較信号ＣＰがＬレベル（０Ｖ）になる。このとき、制御回路１５は、ＭＳＢ＝１とし、スイッチＳＷｍを規定電圧Ｖref-側に切り替え、スイッチＳＷm-1を規定電圧Ｖref+側に切り替える（図３（ｅ）参照）。制御回路１５は、コモンライン３の電圧ＶCOMと基準電圧Ｖｒとの比較結果に応じてスイッチＳＷ０〜ＳＷｍを切り替える。以降、同様にして第２ビット目、第３ビット目、…を決定し、逐次比較レジスタにＡ／Ｄ変換コードを格納する。

次に、差動増幅回路８の入力電圧範囲について説明する。トランジスタＮ４は、ゲートにバイアス電圧ＶBLが与えられた状態で定電流動作をする必要がある。トランジスタＮ４を飽和領域で動作させるためには、以下の（２）式の関係が必要になる。ＶＴはしきい値電圧であり、ＶGS−ＶＴは有効ゲート電圧Ｖeffである。１．５Ｖ系の耐圧を持つトランジスタＮ４の場合、有効ゲート電圧Ｖeffは例えば０．２Ｖ程度となる。
ＶDS＞ＶGS−ＶＴ …（２）

差動対２１のトランジスタＮＨ１、ＮＨ２は５Ｖ系の耐圧を持つので、差動増幅回路８の入力電圧範囲の上限はＶDD1（５Ｖ）となる。これに対し、入力電圧範囲の下限は、以下の（３）式の関係が必要である。
Ｖeff(N4)＋ＶＴ(NH1,NH2)＜入力電圧(NH1,NH2) …（３）

換言すれば、差動増幅回路８に入力される最小電圧をＶminとしたとき、トランジスタＮＨ１、ＮＨ２は、（Ｖin(min)−Ｖeff(N4)）よりも低いしきい値電圧ＶＴ(NH1,NH2)を有する必要がある。

本実施形態で用いる差動対２１のトランジスタＮＨ１、ＮＨ２は、デプレッション形のＭＯＳトランジスタであるため、しきい値電圧ＶＴは０Ｖ付近の値となる。これに対し、５Ｖ系の耐圧を持つエンハンスメント形のＭＯＳトランジスタでは、しきい値電圧ＶＴは０．８Ｖ〜１Ｖ付近の値となる。両者を（３）式に代入すると、本実施形態の差動増幅回路８では、入力電圧(NH1,NH2)の下限は０．２Ｖ程度になるのに対し、エンハンスメント形のＭＯＳトランジスタを用いた従来構成では、入力電圧(NH1,NH2)の下限は１Ｖ程度になる。

このように、本実施形態の差動増幅回路８は、差動対２１にデプレッション形のトランジスタＮＨ１、ＮＨ２を備えたので、トランジスタＮＨ１、ＮＨ２の耐圧が他のトランジスタに比べて高いにもかかわらず、増幅作用を維持可能な入力電圧範囲を従来構成よりも低電位側に広げることができる。その結果、初段に差動増幅回路８を備えたコンパレータ７は、ほぼ０．２Ｖから５Ｖまでの広範な入力電圧に対して比較動作を維持できる。

車載装置では、クランキングなどによりバッテリ電圧が低下すると、電源電圧ＶDD1、ＶDD2が低下する場合がある。５Ｖの電源電圧ＶDD1が低下すると、コモンライン３の電圧ＶCOMや基準電圧Ｖｒも低下する。このため、入力電圧範囲の下限値が高い従来構成のコンパレータを用いると、比較動作が停止してしまう虞があった。これに対し、本実施形態によれば、バッテリ電圧の低下時であっても比較動作を維持可能となり、Ａ／Ｄ変換器１は正常に動作してＡ／Ｄ変換コードを生成することができる。

さらに、コンパレータ７の入力電圧範囲が低電位側に広がるので、センサから入力される電圧Ｖinの電圧範囲に合わせて、回路Ａの電源電圧ＶDD1を５Ｖよりも低く設定することもできる。電源電圧ＶDD1を低くすると、微細プロセスを採用でき、一層の消費電力の低減および一層の高速化が図られる。

（第２の実施形態）
図４に示す差動増幅回路３３は、図１に示した差動増幅回路８の能動負荷回路２３を能動負荷回路３４で置き替えたものである。能動負荷回路３４は、カスコード接続されたトランジスタＮ１６〜Ｎ１９から構成されている。トランジスタＮ１６、Ｎ１７は、電源線１９にソース接地されている。トランジスタＮ１８、Ｎ１９は、それぞれノードＮＡ、ＮＢとトランジスタＮ１６、Ｎ１７との間に接続されており、そのゲートにはバイアス電圧ＶBL2が与えられている。バイアス電圧ＶBL1、ＶBL2は、上述したバイアス電圧ＶBLと同様にして生成される。本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。

（第３の実施形態）
図５は、シングルエンド出力のコンパレータ３５である。コンパレータ３５は、図１に示した差動増幅回路８の出力段２４を、出力段３６とシュミット回路３７とで置き替えたものである。出力段３６は、ソースフォロアの形態を持つトランジスタＰ７、Ｐ８と、電源線１８とトランジスタＰ７、Ｐ８との間にそれぞれ接続されたトランジスタＰ１９、Ｐ２０とから構成されている。トランジスタＰ１９、Ｐ２０は、カレントミラー回路の接続形態を有している。シュミット回路３７は、入力端子がトランジスタＰ８のソースに接続されており、ヒステリシス特性を有している。その他の構成は、差動増幅回路８と同様である。

本実施形態のコンパレータ３５も、入力電圧範囲について第１の実施形態で説明した差動増幅回路８と同様に、増幅作用（比較作用）を維持可能な入力電圧範囲を従来構成よりも低電位側に広げることができる。その他、第１の実施形態と同様の作用および効果が得られる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

負荷回路２２は、Ｐチャネル型ＭＯＳトランジスタをカレントミラー接続した構成など種々の形態を持つ能動負荷回路であってもよい。
トランジスタＮＨ１、ＮＨ２の入力電圧範囲が電源電圧ＶDD2の電圧範囲内であれば、トランジスタＮＨ１、ＮＨ２は、電源線１８、１９間の電圧ＶDD2に合わせて１．５Ｖ系の耐圧で十分である。

上述した電源電圧ＶDD1、ＶDD2、しきい値電圧ＶＴ、有効ゲート電圧Ｖeffなどの値は一例であって、（２）式および（３）式を満たす限りにおいて適宜変更してもよい。
各実施形態において、第１電源線１８を低電位側電源線、第２電源線１９を高電位側電源線とし、Ｎチャネル型ＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタに変更し、Ｐチャネル型ＭＯＳトランジスタをＮチャネル型ＭＯＳトランジスタに変更した構成としてもよい。すなわち、差動増幅回路８の差動対２１は、Ｐチャネル型のＭＯＳトランジスタＰＨ１、ＰＨ２から構成される。この場合でも、同様の作用、効果が得られ、入力電圧範囲がより高い範囲にまで広がる。

図面中、１はＡ／Ｄ変換器、２はキャパシタアレイ、３はコモンライン、４は切替回路、７はコンパレータ、８、３３は差動増幅回路、１５は制御回路、１８、１９は第１、第２電源線、２１は差動対、２２は負荷回路（定電流回路）、２３、３４は能動負荷回路、ＮＨ１、ＮＨ２は第１、第２ＭＯＳトランジスタ、Ｐ３、Ｐ４、Ｐ５、Ｐ６はＭＯＳトランジスタ、Ｎ４はＭＯＳトランジスタ（定電流回路）、Ｃ０〜Ｃｍはキャパシタである。

Claims (5)

1. デプレッション形の第１、第２ＭＯＳトランジスタ（ＮＨ１，ＮＨ２）から構成される差動対（２１）と、
   第１電源線（１８）と前記第１、第２ＭＯＳトランジスタの各ドレインとの間に接続されたＭＯＳトランジスタ（Ｐ３，Ｐ４）から構成される負荷回路（２２）と、
   前記第１、第２ＭＯＳトランジスタの共通に接続されたソースと第２電源線（１９）との間に接続されたＭＯＳトランジスタ（Ｎ４）から構成される定電流回路とを備え、
   前記第１、第２ＭＯＳトランジスタのしきい値電圧は、前記負荷回路を構成するＭＯＳトランジスタのしきい値電圧および前記定電流回路を構成するＭＯＳトランジスタのしきい値電圧よりも低いことを特徴とする差動増幅回路。
2. 第１、第２ＭＯＳトランジスタがＮチャネル型の場合、前記定電流回路を構成するＭＯＳトランジスタの有効ゲート電圧をＶeffとし、前記差動対に入力される最小電圧をＶminとすれば、前記第１、第２ＭＯＳトランジスタは、（Ｖmin−Ｖeff）よりも低いしきい値電圧を有していることを特徴とする請求項１記載の差動増幅回路。
3. 前記差動対に入力される電圧範囲は、前記第１、第２電源線間の電圧よりも広く、
   前記第１、第２ＭＯＳトランジスタは、前記第１、第２電源線間の電圧よりも高い耐圧を有していることを特徴とする請求項１または２記載の差動増幅回路。
4. 前記負荷回路は定電流回路を構成しており、
   前記差動対と当該定電流回路とともにフォールデッドカスコード回路を構成するＭＯＳトランジスタ（Ｐ５，Ｐ６）と、当該ＭＯＳトランジスタと前記第２電源線との間に接続された能動負荷回路（２３，３４）を備えていることを特徴とする請求項１から３の何れか一項に記載の差動増幅回路。
5. 請求項１から４の何れか一項に記載の差動増幅回路を有し、コモンライン（３）の電圧と基準電圧とを比較するコンパレータ（７）と、
   一端が前記コモンラインに接続された複数のキャパシタ（Ｃ０〜Ｃｍ）からなるキャパシタアレイ（２）と、
   前記複数のキャパシタごとにその他端を被変換電圧側、第１規定電圧側または第２規定電圧側に切り替えて前記キャパシタの電荷設定および電荷分配を行う切替回路（４）と、
   前記コンパレータの出力信号に基づいて前記切替回路を制御することによりＡ／Ｄ変換コードを生成する制御回路（１５）とを備えていることを特徴とするＡ／Ｄ変換器。

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