JPH01101706A - デルタ変調回路 - Google Patents
デルタ変調回路Info
- Publication number
- JPH01101706A JPH01101706A JP25995287A JP25995287A JPH01101706A JP H01101706 A JPH01101706 A JP H01101706A JP 25995287 A JP25995287 A JP 25995287A JP 25995287 A JP25995287 A JP 25995287A JP H01101706 A JPH01101706 A JP H01101706A
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- JP
- Japan
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- switch means
- output
- circuit
- input
- clock signal
- Prior art date
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- Pending
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- 239000003990 capacitor Substances 0.000 claims abstract description 25
- 230000008878 coupling Effects 0.000 claims abstract description 13
- 238000010168 coupling process Methods 0.000 claims abstract description 13
- 238000005859 coupling reaction Methods 0.000 claims abstract description 13
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims 4
- 230000000630 rising effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デルタ変調回路に関するものである。
第４図は例えば従来のデルタ変調回路の一例を示す回路
図である。同図において、１はアナログ入力電圧端子、
１４は上記入力電圧端子ｌに入力された信号と積分器２
１の出力との大小を比較しその結果を出力する比較器、
１５は上記比較器１４の出力を保持するフリップフロッ
プであり、このフリップフロップ１５からは２つの出力
Ｑ、Ｑが出方される。１３はフリップフロップ１５の出
力Ｑを出力する出力端子、１７はフリップフロップ１５
の出力Ｑをゲート入力とするＣＭＯＳインバータ、 １
８ 、１９はそれぞれこのＣＭＯＳインバータ１７を構
成するＰチャンネルＭＯＳトランジスタ、Ｎチャンネル
ＭＯ８）ランジスタ、１６．２０は電流源、２１は前記
ＣＭＯＳインバータの出力を積分する積分器であり、コ
ンデンサとオペアンプより構成されており、２２は電源
端子である。
図である。同図において、１はアナログ入力電圧端子、
１４は上記入力電圧端子ｌに入力された信号と積分器２
１の出力との大小を比較しその結果を出力する比較器、
１５は上記比較器１４の出力を保持するフリップフロッ
プであり、このフリップフロップ１５からは２つの出力
Ｑ、Ｑが出方される。１３はフリップフロップ１５の出
力Ｑを出力する出力端子、１７はフリップフロップ１５
の出力Ｑをゲート入力とするＣＭＯＳインバータ、 １
８ 、１９はそれぞれこのＣＭＯＳインバータ１７を構
成するＰチャンネルＭＯＳトランジスタ、Ｎチャンネル
ＭＯ８）ランジスタ、１６．２０は電流源、２１は前記
ＣＭＯＳインバータの出力を積分する積分器であり、コ
ンデンサとオペアンプより構成されており、２２は電源
端子である。
次に、このデルタ変調回路の動作について説明する。入
力端子ｌに入力されたアナログ入力電圧は比較器１４に
よって積分器２１の出力電圧と大小を比較され、例えば
、アナログ入力電圧が大きい場合は比較器１４の出力に
は’ １ ’ （ｗＨｉｇｈ）が出力され、この出力″
１′はフリップフロップ１５に入力され、フリップフロ
ップ１５の出力としてＱより′″１′が出力され、Ｑよ
り’Ｏ’（ｍＬｏｗ）が出力される。出力Ｑはこのデル
タ変調回路の出力として出力端子１３より出力され、出
力ＱはＣＭＯＳインバータ１７のゲート入力信号となる
。ゲート入力が＋１′の時、ＣＭＯＳインバータ１７の
ＮチャンネルＭＯＳトランジスタ１９がオンするので積
分器２１のコンデンサに蓄積されていた電荷は電流源２
０を通してグランドに流れ込むため、積分器２１の出力
はＬｏｗレベルとなって次のアナログ入力と比較器１４
で比較される。逆に、ゲート入力が！１０′の時、 Ｃ
ＭＯＳインバータ１７のＰチャンネルＭＯ８）ランジス
タ１８がオンするので積分器２１のコンデンサに電流源
１６を通してｔ源入力が蓄積されるので、積分器２１の
出力はＨｉｇｈ レベルとなって次のアナログ入力と比
較器１４で比較される。以下、同様な過程を繰り返し、
出力端子１３には１サンプル前の入力信号と現在の入力
信号を比較して現在の入力信号が大きければ’１’（＝
ＩＨｇｈ）出力が、小さければ’Ｏ’（Ｌｏｗ）出力が
得られる。
力端子ｌに入力されたアナログ入力電圧は比較器１４に
よって積分器２１の出力電圧と大小を比較され、例えば
、アナログ入力電圧が大きい場合は比較器１４の出力に
は’ １ ’ （ｗＨｉｇｈ）が出力され、この出力″
１′はフリップフロップ１５に入力され、フリップフロ
ップ１５の出力としてＱより′″１′が出力され、Ｑよ
り’Ｏ’（ｍＬｏｗ）が出力される。出力Ｑはこのデル
タ変調回路の出力として出力端子１３より出力され、出
力ＱはＣＭＯＳインバータ１７のゲート入力信号となる
。ゲート入力が＋１′の時、ＣＭＯＳインバータ１７の
ＮチャンネルＭＯＳトランジスタ１９がオンするので積
分器２１のコンデンサに蓄積されていた電荷は電流源２
０を通してグランドに流れ込むため、積分器２１の出力
はＬｏｗレベルとなって次のアナログ入力と比較器１４
で比較される。逆に、ゲート入力が！１０′の時、 Ｃ
ＭＯＳインバータ１７のＰチャンネルＭＯ８）ランジス
タ１８がオンするので積分器２１のコンデンサに電流源
１６を通してｔ源入力が蓄積されるので、積分器２１の
出力はＨｉｇｈ レベルとなって次のアナログ入力と比
較器１４で比較される。以下、同様な過程を繰り返し、
出力端子１３には１サンプル前の入力信号と現在の入力
信号を比較して現在の入力信号が大きければ’１’（＝
ＩＨｇｈ）出力が、小さければ’Ｏ’（Ｌｏｗ）出力が
得られる。
従来のデルタ変調回路は以上のように構成されているの
で、上記第３図において、アナログ入力を順次比較する
場合、デルタ変調回路の精度をとげるには電流源１６
、２０の相対精度を上げなければならないという問題が
あった。
で、上記第３図において、アナログ入力を順次比較する
場合、デルタ変調回路の精度をとげるには電流源１６
、２０の相対精度を上げなければならないという問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、アナログ入力を順次比較するのは結合容量に
蓄積される電荷量の大小で決定されるので安定かつ高精
度のデルタ変調回路を得ることを目的とする。
たもので、アナログ入力を順次比較するのは結合容量に
蓄積される電荷量の大小で決定されるので安定かつ高精
度のデルタ変調回路を得ることを目的とする。
この発明に係るデルタ変調回路は、アナログ入力を第１
％第２のコンデンサで交互に充放電し、結合容量に蓄積
される電荷の大小で微小な入力電圧の変化を検出しよう
としたものである。
％第２のコンデンサで交互に充放電し、結合容量に蓄積
される電荷の大小で微小な入力電圧の変化を検出しよう
としたものである。
この発明によれば、入力電圧の変化１が結合容量で検出
され、インバータによりこの検出された電圧変化が拡大
される。
され、インバータによりこの検出された電圧変化が拡大
される。
第１図はこの発明の一実施例であるデルタ変調回路を示
す回路図である。この回路図において、１．１３は第４
図と同一、又は相当部分を示す。２゜−４，５，７，１
１はＮＭＯ８トランジスタで構成されるトランスミッシ
ョンゲート（以下ＴＧ上記す〕、２１ 、４１．５１．
７１ 、１１１はそれぞれＴＧ２ 、 ＴＧ４ 。
す回路図である。この回路図において、１．１３は第４
図と同一、又は相当部分を示す。２゜−４，５，７，１
１はＮＭＯ８トランジスタで構成されるトランスミッシ
ョンゲート（以下ＴＧ上記す〕、２１ 、４１．５１．
７１ 、１１１はそれぞれＴＧ２ 、 ＴＧ４ 。
ＴＧｓ、 ＴＧ７ 、ＴＧＩＩのゲート端子であり、３
．６はアナログ入力電圧を充放電するコンデンサである
。
．６はアナログ入力電圧を充放電するコンデンサである
。
上記ＴＧｚ 、 ＴＧ４ 、 ＴＧｓ、ＴＧ７とコンデ
ンサ３．６で一種のスイッチ回路を構成している。８は
上記スイッチ回路の出力電圧を低い出力インピーダンス
回路の出力として送り出すインピーダンス変換回路、９
はカップリングコンデンサ、１０．１２はインバータ回
路である。
ンサ３．６で一種のスイッチ回路を構成している。８は
上記スイッチ回路の出力電圧を低い出力インピーダンス
回路の出力として送り出すインピーダンス変換回路、９
はカップリングコンデンサ、１０．１２はインバータ回
路である。
第２図は第１図のデルタ変調回路におけるアナログ入力
電圧Ｖｆｎ、出力電圧Ｖｏｕｔ、 ＴＧ２ 、ＴＧ４゜
ＴＧ５ 、 ＴＧ７ 、ＴＧＩＩのゲート端子に入力さ
れるクロツク人力φＩ＋ｊｌ＋φ２を表わす一例である
。図において横軸は時間、縦軸は印加電圧を表わす。第
３図は第１図のインバータ回路１０の特性を表わす図で
あり、実、線αがその特性曲線である。ＴＧＩＩがＯＮ
状態のときは、インバータ回路の出力端子が壱の入力端
子に接続されるのでインバータ回路の入力電圧と出力電
圧とが互いｌこ等しくなる点、すなわち第３図の入力電
圧０の点から横軸に対し４５°の角変の線と特性曲線と
の交点すで平衡し、入力電圧も出力電圧もＶｂａｇにな
る。
電圧Ｖｆｎ、出力電圧Ｖｏｕｔ、 ＴＧ２ 、ＴＧ４゜
ＴＧ５ 、 ＴＧ７ 、ＴＧＩＩのゲート端子に入力さ
れるクロツク人力φＩ＋ｊｌ＋φ２を表わす一例である
。図において横軸は時間、縦軸は印加電圧を表わす。第
３図は第１図のインバータ回路１０の特性を表わす図で
あり、実、線αがその特性曲線である。ＴＧＩＩがＯＮ
状態のときは、インバータ回路の出力端子が壱の入力端
子に接続されるのでインバータ回路の入力電圧と出力電
圧とが互いｌこ等しくなる点、すなわち第３図の入力電
圧０の点から横軸に対し４５°の角変の線と特性曲線と
の交点すで平衡し、入力電圧も出力電圧もＶｂａｇにな
る。
次に、このデルタ変調回路の動作について説明する。ク
ロック信号φ１が′″ＨＨルベルる間は、ｒＧ２とＴＧ
７がＯＮ状態となり、コンデンサ３Ｉこはアナログ入力
電圧Ｖｉｎ１がＴＧ２を通して加えられ、またコンデン
サ６に蓄積されていた電荷がＴＧ７を通してインピーダ
ンス変換回路８に伝わりカップリングコンデンサ９の左
側電極にＶｉｎＯが加わる。
ロック信号φ１が′″ＨＨルベルる間は、ｒＧ２とＴＧ
７がＯＮ状態となり、コンデンサ３Ｉこはアナログ入力
電圧Ｖｉｎ１がＴＧ２を通して加えられ、またコンデン
サ６に蓄積されていた電荷がＴＧ７を通してインピーダ
ンス変換回路８に伝わりカップリングコンデンサ９の左
側電極にＶｉｎＯが加わる。
次にφ１が′″Ｈ＃Ｈ＃レベルクロック信号φ２が４
Ｈａレベルになると、ＴＧＩＩがＯＮ状態となり、イン
バータ回路ｌＯの入出力端子の電圧はＶｂａｇになる。
Ｈａレベルになると、ＴＧＩＩがＯＮ状態となり、イン
バータ回路ｌＯの入出力端子の電圧はＶｂａｇになる。
そして、この期間カップリングコンデンサ９の画電極端
にはＶｉｎｏとＶｂａｇの電圧がかかる。さらに、クロ
ック信号φ、が′″Ｌ＃Ｌ＃レベルック信号φ、カ’Ｈ
’レベルになると、ＴＧ４とＴＧ５がＯＮ状態となり、
コンデンサ６Ｉこはアナログ入力１圧ＶｉｎｚがＴＧ５
を通して加えられ、またコンデンサ３に前の状態で蓄積
された電荷はＴＧ４を通してカップリングコンデンサ９
の左側電極にＶｉｎｓとして加わり、Ｎ１点の電位は浮
遊容量などを無視すると（Ｖｉ旧−Ｖｉｎｏ）だけＶｂ
ａ／から変化する。第３図から明らかなように交点すの
近傍では、入力電圧の微小な変化が出力電圧の比較的大
きな変化を引き起こし、この変化をカップリングコンデ
ンサ９を介してインバータ回路１０１こ加わり、その出
力電圧はＶｂａｇから大きく変化する。この変化をイン
バータ回路１２でさらに拡大するので、 となり、第１図の回路がデルタ変調回路として動作する
。
にはＶｉｎｏとＶｂａｇの電圧がかかる。さらに、クロ
ック信号φ、が′″Ｌ＃Ｌ＃レベルック信号φ、カ’Ｈ
’レベルになると、ＴＧ４とＴＧ５がＯＮ状態となり、
コンデンサ６Ｉこはアナログ入力１圧ＶｉｎｚがＴＧ５
を通して加えられ、またコンデンサ３に前の状態で蓄積
された電荷はＴＧ４を通してカップリングコンデンサ９
の左側電極にＶｉｎｓとして加わり、Ｎ１点の電位は浮
遊容量などを無視すると（Ｖｉ旧−Ｖｉｎｏ）だけＶｂ
ａ／から変化する。第３図から明らかなように交点すの
近傍では、入力電圧の微小な変化が出力電圧の比較的大
きな変化を引き起こし、この変化をカップリングコンデ
ンサ９を介してインバータ回路１０１こ加わり、その出
力電圧はＶｂａｇから大きく変化する。この変化をイン
バータ回路１２でさらに拡大するので、 となり、第１図の回路がデルタ変調回路として動作する
。
なお、上記実施例においては、ＴＧ２ 、 ＴＧ４ 。
ＴＧ５ 、 ＴＧ７ 、ＴＧＩＩを全てＮチャンネルＭ
ＯＳトランジスタで構成しているが、ＴＧはＰチャンネ
ルＭＯＳトランジスタで構成してもよく、もちろんＮチ
ャンネルとＰチャンネルを含む０ＭＯ８）ランジスタで
構成してもよい。その場合は、各ＴＧが上記実施例１と
同様の動作を行なうように、それぞれゲート端子に与え
られるクロック信号φ１．φ１．φ２を選定する必要が
ある。
ＯＳトランジスタで構成しているが、ＴＧはＰチャンネ
ルＭＯＳトランジスタで構成してもよく、もちろんＮチ
ャンネルとＰチャンネルを含む０ＭＯ８）ランジスタで
構成してもよい。その場合は、各ＴＧが上記実施例１と
同様の動作を行なうように、それぞれゲート端子に与え
られるクロック信号φ１．φ１．φ２を選定する必要が
ある。
以上のように、この発明によれば、入力電圧の変化を第
１、第２のコンデンサに電荷として与え、この電荷量の
変化を結合容量で検出するよう構成したので、安定かつ
精度の高いものが得られる効果がある。
１、第２のコンデンサに電荷として与え、この電荷量の
変化を結合容量で検出するよう構成したので、安定かつ
精度の高いものが得られる効果がある。
第１図はこの発明の一実施例であるデルタ変調回路の回
路図、第２図はこの回路図におけるトランスミッション
のゲート端子に与えられるクロック信号を示す図、第３
図はこの発明の実施例であるデルタ変調回路に用いられ
るＣＭＯＳインバータの入出力特性を示す図、第４図は
従来のデルタ変調回路の回路図である。 図において、１はアナログ入力端子、２．４゜５．７．
１１はトランスミッションゲート、２１ 、４１゜５１
、７１ 、１１１は上記トランスミッションゲートの
ゲート端子、３．６はコンデンサ、８はインピーダンス
変換回路１．９はカップリングコンデンサ、１０ 、１
２はインバータ回路、１３は出力端子、１４は比較器、
１５はフリップフロップ、１６．２０は電流源、１７は
ＣＭＯＳインバータ、１８はＰチャンネルＭＯＳトラン
ジスタ、１９はＮチャンネルＭＯＳトランジスタ、２１
は積分器、２２はｗｌ源端子、Ｖｉｎはアナログ入力電
圧、Ｖｏｕ ｔは出力電圧、ＶＤＤは電源電圧、ｌｌ’
ｌ＊＃１＋φ２はクロック信号である。 なお、各図中°同一符号は同一または相当部分を示す。
路図、第２図はこの回路図におけるトランスミッション
のゲート端子に与えられるクロック信号を示す図、第３
図はこの発明の実施例であるデルタ変調回路に用いられ
るＣＭＯＳインバータの入出力特性を示す図、第４図は
従来のデルタ変調回路の回路図である。 図において、１はアナログ入力端子、２．４゜５．７．
１１はトランスミッションゲート、２１ 、４１゜５１
、７１ 、１１１は上記トランスミッションゲートの
ゲート端子、３．６はコンデンサ、８はインピーダンス
変換回路１．９はカップリングコンデンサ、１０ 、１
２はインバータ回路、１３は出力端子、１４は比較器、
１５はフリップフロップ、１６．２０は電流源、１７は
ＣＭＯＳインバータ、１８はＰチャンネルＭＯＳトラン
ジスタ、１９はＮチャンネルＭＯＳトランジスタ、２１
は積分器、２２はｗｌ源端子、Ｖｉｎはアナログ入力電
圧、Ｖｏｕ ｔは出力電圧、ＶＤＤは電源電圧、ｌｌ’
ｌ＊＃１＋φ２はクロック信号である。 なお、各図中°同一符号は同一または相当部分を示す。
Claims (2)
- （１）アナログ信号が入力される入力端子に、第１のク
ロック信号で制御される第１のスイッチ手段の入力側が
接続され、該第１のスイッチ手段の出力側に上記第１の
スイッチ手段と相補的にオン・オフする第２のクロック
信号で制御される第２のスイッチ手段の入力側が接続さ
れると共に、一方側が接地され、他方側が上記第１のス
イッチ手段の出力側に接続される第１のコンデンサを有
し、かつ上記入力端子に上記第１のスイッチ手段と相補
的にオン・オフする第２のクロック信号で制御される第
３のスイッチ手段の入力側が接続され、該第３のスイッ
チ手段の出力側に上記第３のスイッチ手段と相補的にオ
ン・オフする第１のクロック信号で制御される第４のス
イッチ手段の入力側が接続されると共に、一方側が接地
され他方側が上記第３のスイッチ手段の出力側に接続さ
れる第２のコンデンサを有し、第２のスイッチ手段の出
力側と第４のスイッチ手段の出力側をインピーダンス変
換回路の入力端子と接続し、上記インピーダンス変換回
路の出力端子と、第３のクロック信号で制御される第５
のスイッチ手段で入出力端子を接続したインバータの入
力端子に結合容量を介して接続されることを特徴とする
デルタ変調回路。 - （２）上記第１、４のスイッチ手段と上記第２、３のス
イッチ手段をそれぞれ制御する上記第１のクロック信号
と上記第２のクロック信号は相補的にオン・オフし、上
記第５のスイッチ手段を制御する上記第３のクロック信
号は上記第１、２のクロック信号がオン時に上記インバ
ータのバイアス点補償とアナログ入力信号のサンプリン
グをクロック信号の立上がりと立下がりでそれぞれ行な
う特許請求の範囲第１項記載のデルタ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25995287A JPH01101706A (ja) | 1987-10-14 | 1987-10-14 | デルタ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25995287A JPH01101706A (ja) | 1987-10-14 | 1987-10-14 | デルタ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101706A true JPH01101706A (ja) | 1989-04-19 |
Family
ID=17341199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25995287A Pending JPH01101706A (ja) | 1987-10-14 | 1987-10-14 | デルタ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01101706A (ja) |
-
1987
- 1987-10-14 JP JP25995287A patent/JPH01101706A/ja active Pending
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