JPS5871731A - Ｃｍｏｓデバイス用のダイナミツクｔｔｌ入力コンパレ−タ - Google Patents

Ｃｍｏｓデバイス用のダイナミツクｔｔｌ入力コンパレ−タ

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JPS5871731A
JPS5871731A JP57171063A JP17106382A JPS5871731A JP S5871731 A JPS5871731 A JP S5871731A JP 57171063 A JP57171063 A JP 57171063A JP 17106382 A JP17106382 A JP 17106382A JP S5871731 A JPS5871731 A JP S5871731A
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capacitor
signal
transistor
point
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ト−マス・ジエイ・デ−ビス・ジユニア
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Fairchild Camera and Instrument Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はトランジスタ回路に関するものであって、更に
詳細には、ＴＴＬレベルにある信号を対応するＣＭＯＳ
レベルの信号へ変換する新規なバッファ回路に関するも
のである。
ＴＴＬ入力レベルにある信号を受は取り、該信号レベル
を評価し、且つそれに対応してＣＭＯＳレベルの出力信
号を発生するインターフェース回路は、ＴＴＬと０ＭＯ
８とのバッファ動作が必要とされる場合に使用する必要
がある。このタイプの既存の回路は、典型的には、ＴＴ
Ｌ適合性を必要とするＣＭＯＳマイクロプロセサへの入
力バッファとして使用されているが、それに接続されて
いるマイクロプロセサの電源からがなりの量の電流を消
費するという欠点がある。このタイプの従来のバッファ
に於ける別の問題としてはデバイスのスレッシュホール
ド感度があり、即ちＴＴＬデバイスのスレッシュホール
ド電圧レベル近辺に於ける信号の状態を正確に評価する
バッファ回路の能力の問題である。
本発明は、以上の点に鑑みなされたものであって、ＴＴ
Ｌレベルにある信号を対応するＣＭＯＳレベルの信号へ
変換する為の改良した回路を提供することである。本発
明の１特徴は、ＴＴＬレベルにある入力信号を対応する
ＣＭＯＳレベルの出力信号へ動的変換させる為の０Ｍ０
３回路を提供するものであって、本回路内の第１点に於
いて基準電位を発生する為の基準電位発生手段を設けて
あり、前記電位は２進数“０″を表わす最高のＴＴＬ入
ｈスレッシュホールド電圧と２進数“１”を表わす最低
のＴＴＬ入力スレッシュホールド電圧との閣のレベルに
あり、単一入力端子を有しておりＴＴＬレベルにある入
力信号を本回路内の第２点へ導入させる為の入力信号手
段を設けてあり、本回路内の前記第１点と前記第２点と
に接続され前記基準電位と前記入力信号との間のレベル
を比較し且つ前記ＴＴＬ入力信号に対応するＣＭＯ８出
力信号を発生する為の信号比較手段を設けてあり、前記
信号比較手段が交差接続されたラッチとして接続された
ＩＩＩｉ１０ＭＯＳトランジスタデバイスと第２ＣＭＯ
Ｓトランジスタデバイスとを有するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。本発明回路は、従来のＴＴＬ
レベルにある２進数の入力信号を受入れ、これらのレベ
ルをＴＴＬコンポーネントの最大低入力と最小高入力と
の範囲の略中闇である所定の電圧レベルと比較し、且つ
それに対応しＣＭＯ８回路レベルである２道数の出力信
号を発生するものである。第１図の回路図に示した如く
、全ての回路コンポーネントはＮチャンネルＭＯＳトラ
ンジスタ又はＰチャンネルＭｏＳトランジスタで構成さ
れるものであり、以下の説明に於いては、Ｐチャンネル
ＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジス
タを単ＧＩ：Ｐトランジスタ及びＮトランジスタとも略
称する。
ＴＴＬレベルにある入力信号が本回路の入力端子１０へ
導入される。入力端子１０は、並列接続されたＮトラン
ジスタ１２とＰトランジスタ１４とで構成されたサンプ
リングスイッチの一端側へ接続されている。このサンプ
リングスイッチの出力端は、ノードＣに於いて次続の回
路へ接続されている。後に詳述する如く、Ｎトランジス
タ１２はサンプルパルスＳによって充電されて導通状態
となり、一方Ｐトランジスタ１４は信号Ｓ即ち信号Ｓの
反転信号によって導通状態とされる。
ノードＣはダイナミックコンパレータへの入力端であり
、後述する如く、該コンパレータは、ノードＣに現われ
る信号をノードＤへ印加される所定の基準信号と比較す
る。ノードＣは導体１６へ接続されており、該導体１６
はＰトランジスタ１８のソース要素へ接続されている。
Ｐトランジスタ１８のドレイン要素はＰトランジスタ２
０のソース要素へ接続されており、Ｐトランジスタ２０
のドレインは端子２２へ印加される正電圧源へ接続され
ている。導体１６は、また、Ｎトランジスタ２４のドレ
イン要素へ接続されており、Ｎトランジスタ２４のソー
ス要素はＮトランジスタ２６のドレイン要素へ接続され
、Ｎトランジスタ２６のソースは回路接地基準電圧へ接
続されている。
基準電圧が印加されるノードＤは導体２８へ接続され、
且つＰトランジスタ３０のソースへ接続されている。一
方、Ｐトランジスタ３０のドレインはＰトランジスタ３
２のソースへ接続されており、Ｐトランジスタ３２のド
レインは正電圧源端子２２へ接続されている。更に、導
体２８はＮトランジスタ３４のドレインへ接続されてお
り、Ｎトランジスタ３４のソースはＮトランジスタ３６
のドレインへ接続され、Ｎトランジスタ３６のソースは
回路接地電位へ接続されている。導体１６は又トランジ
スタ３０及び３４のゲート要素へ接続されており、一方
導体２８はトランジスタ１８及び２４のゲート要素へ接
続されている。Ｎトランジスタ２６及び３６のゲートは
共通接続されると共に端子３８へ接続されており、後述
する如く、評価信号Ｅが端子３８へ印加される。同様に
、Ｐトランジスタ２０及び３２のゲートは共通接続され
ると共に端子４０へ接続されており、反転された評価信
号Ｅが端子４０へ印加される。導体１６はＮトランジス
タ４２を介して回路接地基準電圧へ接続されており、導
体２８は同様にＮトランジスタ４４を介して接地基準電
圧へ接続されている。
トランジスタ４２及び４４のゲート要素は共通接続され
ると共に端子４６へ接続されており、後述する如く、プ
リチャージ信号ＰＣが端子４６へ印加される。本回路か
らの出力信号は、導体１６及・び２８から夫々適宜の出
力バッファ４８及び５０を介して取り出される。
ノードＤが、並列接続されたＮトランジスタ５２とＰト
ランジスタ５４とで構成されるサンプリングスイッチの
一端側へ接続されている。このサンプリングスイッチの
反対側は、図示した如く、ノードＡへ接続されている。
サンプリング信号Ｓが存在することによってトランジス
タ５２はオンされ、一方Ｐトランジスタ５４は反転され
たサンプリング信号百によって導通状態とされる。又、
ノードＡは、並列接続されたＮトランジスタ５６とＰト
ランジスタ５８とで構成される第３サンプリングスイツ
チへ接続されている。このサンプリングスイッチの出力
は、図示した如く、ノードＢへ接続されており、トラン
ジスタ５２と５４とで構成されるスイッチの場合と同様
に、トランジスタ５６と５８とで構成されるサンプリン
グスイッチはサンプリングパルス及びその反転されたパ
ルスによって導通状態とされる。
ノードＡは反転されたプリチャージパルスＰＣによって
導通状態とされるＰトランジスタ６０を介して正電圧源
端子２２へ接続されている。ノードＡは又強度のデプリ
ション負荷Ｎトランジスタ６２のゲート要素へ接続され
ており、Ｎトランジスタ６２のソース要素及びドレイン
要素は回路接地基準電圧へ接続されており、従ってトラ
ンジスタ６２はコンデンサとして機能する。同様に、ノ
ードＢは、コンデンサとして機能すべく接続されている
強度のデブリション負荷Ｎトランジスタ６４のゲート要
素へ接続されている。ノードＢは又Ｎトランジスタ６６
を介して接地基準電圧へ接続されており、Ｎトランジス
タ６６はプリチャージパルスＰＣを印加することによっ
て導通状態とされる。
ｊｌＩ２図は、第１図の回路のコンポーネントへ印加さ
れる種々のパルスのシーケンスを示したタイミンク線図
である。本発明の１部をなすものではないが本発明回路
に関連する回路からシステムクロックが発生され、その
周波数は５００ＫＨ２の程度である。ＴＴＬレベルから
ＣＭＯＳレベルへ。
の信号変換が行なわれる場合には、クロックパルス７０
に応答して先ずプリチャージパルス６８が発生される。
この様なプリチャージパルスに応答する回路を第３図に
示しである。プリチャージパルス６８の終了と共に、ク
ロックパルス７４に応答してサンプリングパルス７２が
発生される。この様なサンプリングパルスに応答する第
１図の回路部分を第４図に示しである。サンプリングパ
ルスの終了と共に、その次のクロックパルス７７に応答
して評価パルス７６が発生され、この様な評価パルス７
６に応答する回路部分を第５図に示しである。
プリチャージモードの期間中、プリチャージパルスＰＣ
が第１図の端子４６へ印加され、Ｎトランジスタ４２及
び４４が導通状態とされる。プリチャージパルスＰＣは
更にＮトランジスタ６６のゲートへ印加され１．又反転
されたプリチャージパルスＰＣはＰトランジスタ６０へ
印加されてそのトランジスタを導通状態とさせる。従っ
て、これらトランジスタサンプリングスイッチはオフと
なり、入力端子１０をノードＣから分離させると共に、
ノードＤ、Ａ、Ｂの間を開回路状態とさせる。
プリチャージパルスＰＣに応答する回路部分を第３図に
示しである。第１図に示した導通状態にあるＮトランジ
スタ４２及び４４は導体１６及び２８を接地接続させ、
その際にＣＭＯＳトランジスタ１８．２４．３０．３４
のゲートから全ての電荷を取除く。これらのトランジス
タは、又接地基準電圧から取除かれると共に第１図の入
力端子２２へ印加される正電圧から取除かれる。Ｐトラ
ンジスタ６０が導通状態となることによって、端子２２
から強度のデプリションＮトランジスタ６２のゲート要
素へ完全な正電圧が印加され、その際にコンデンサとし
て機能しているＮトランジスタ６２を充電する。強庫の
デプリションＮトランジスタ６４によって形成されるコ
ンデンサの両側は、導通状態にあるＮトランジスタ６６
によって接地基準電圧へ短絡される。従って、この０Ｍ
０８回路は完全に放電され、第２図のプリチャージパル
スＰＣを印加することによってコンデンサ６２のみがプ
リチャージされる。
プリチャージパルスＰＣが終了した後にサンプリングパ
ルスＳが本回路へ印加される。サンプリングパルスＳが
印加されると、第１図のトランジスタ１２．１４．５２
．５４，５６．５８によって形成されているサンプルス
イッチを閉成する。
その結果、サンプリングパルスＳによって影響を受ける
回路部分を第４図に示しである。強度のデブリショント
ランジスタ６２及び６４は第４図に於いてはコンデンサ
として示してあり、前もってコンデンサ６２に蓄えられ
た電荷が各成分の實効容饅及びノードＤに於ける固有容
量に応じてコンデンサ６２と６４との閣で再分布が行な
われる様に相互接続される。ノードＡ、Ｂ、Ｄが相互接
続されて、再分布の結果として得られる電荷がノードＤ
へ印加される。勿論、この電荷の大きさは、コンデンサ
６２．６４及びノードＤの容量比と第１図の電圧源入力
端子２２へ印加される電圧レベルＶｃｏとに依存する。
例えば、端子２２へ印加される電圧が５．Ｏｖであり、
コンデンサ６４がトランジスタ６２の２倍の面積従って
２倍の容量を有する様に構成されている場合には、プリ
チャージモードの期間中にコンデンサ６２へ印加された
５Ｖの電荷が種々のコンデンサの閏で再分布され、サン
プリングモード期間中にノードＤへ印加される基準電位
は５ｖの約３分の１の値となり、即ち約１．６７　Ｖの
大きさとなる。従って、ノードＤに於ける基準電圧は、
ＴＴＬ回路の許容可能な最大の２進数“０″入力を表わ
す通常の０．８■のレベルとＴＴＬデバイスの最小の２
進数“１”入力スレッシュホールドを表わす通常の２．
４ｖのレベルとの閣の豹中閣に位置することとなる。こ
のノードＤに於けるスレッシュホールド電圧は、次いで
、・トランジスタ１８及び２４で構成される０ＭＯ８対
のゲート要素へ印加される。
ノードＤへ基準電圧を印加するのと同時に、Ｔ■し入力
信号が入力端子１０及びノードＣへ印加Ｃ され、従ってトランジスタ３０及び３４で構成される０
ＭＯ８対のゲート要素へ印加される。
評価モードに於いては、第１図のトランジスタ２０．２
６．３２．３６が導通状態となって、夫々のＣＭＯＳト
ランジスタ対へ適宜のソース電圧及びドレイン電圧を供
給する。第５図に示した如く、この状態に於ける回路は
交差接続されたラッチコンパレータとなり、該コンパレ
ータはノードＣに於ける電荷をその前にノードＤに印加
されたスレッシュホールドレベルと比較する。ノードＣ
に於けるレベルがノードＤに於けるレベルよりも高い場
合には、極めて一時的な回路不均衡が瞬間的に発生し、
次いで安定化されてＮトランジスタ３４及びＰトランジ
スタ１８が１通状態となり、一方Ｎトランジスタ２４と
Ｐトランジスタ３０が非導通状態となり、本回路は導体
１６上に高出力を発生し且つ導体２８上に低出力を発生
する状態ヘラッチされる。その反対に、ノードＤに於け
る基準電位がノードＣに於けるＴＴＬ入力信号よりも大
きい場合には、本回路が安定化されてトランジスタ２４
及び３０がオンされ、トランジスタ１８及び３４がオフ
されて、導体２８上へ高出力を発生し、一方導体１６上
へ低出力を発生する。
本発明に於いては、コンデンサ６２が充電されるプリチ
ャージモードの期間中に於いても、またＣＭＯＳトラン
ジスタ対で構成されるダイナミックコンパレータの出力
を検知する評価モードの期間中に於いても本回路は直流
電流を消費することがなく、サンプリングモードの期間
中に無視可能な量の電流が消費されるに過ぎないもので
ある。
マイクロブＯセサと共に動作する場合に、ＴＴＬ入力が
評価される場合にのみ本回路へのクロックをサイクル動
作させることによって動的電力を減少させることが可能
である。更に、本回路をプリチャージ状態又は評価状態
に維持する場合には、動的電力は何等消費されることが
ない。
以上、本発明の具体的実施の態様について詳報に説明し
たが、本発明はこれら具体例に限定されるべきものでは
なく、本発明の技術的範囲を逸脱することなしに種々の
変形が可能であることは勿論である。
【図面の簡単な説明】
第１図はＴＴＬレベルの信号をＣＭＯＳレベル。 の信号へ変換するバッファの１実施例を示した回路図、
第２図は第１図の回路の種々の動作モードに於いて発生
する種々の信号を示したタイミング線図、第３図はプリ
チャージモードの期間中に使用される第１図の回路の部
分を示した説明図、第４図はサンプリングモードの１Ｍ
ｌｌ１中に使用される第１図の回路の部分を示した説明
図、第５図は評価モードの期間中に使用される第１図の
回路の部分を示した説明図、である。 （符号の説明） １０：　入力端子 １６．２８：　　導体 Ａ、Ｂ、Ｃ，Ｄ：　　ノード Ｅ、Ｅ：　　評価信号 Ｓ、Ｓ：　　サンプリング信号 ＰＣ，Ｐて：　プリチャージ信号 出願人　　　フェアチアイルド　カメラアンド　インス
トルメント コーポレーション ！

Claims (1)

  1. 【特許請求の範囲】 １、ＴＴＬレベルの入力信号を対応するＣＭＯＳレベル
    の出力信号へ動的変換させる０Ｍ０８回路に於いて、本
    回路内の第１点に於いて基準電位を発生させる為の基準
    電位発生手段を設けてあり、前記電位は２進数の０″を
    表わす最高のＴＴＬ入力スレッシュホールド電圧と２進
    数の“１”を表わす最低のＴＴＬ入カヌカスレッシュホ
    ールド電圧間のレベルにあり、信号入力端子を有しＴＴ
    Ｌレベルにある入力信号を本回路内の第２点へ導入する
    為の入力信号手段を設けてあり、本回路内の前記第１点
    と前記第２点とに接続されており前記基準電位と前記入
    力信号との藺のレベルを比較し且つＴＴＬ入力信号に対
    応するＣＭＯ８出力信号を発生させる信号比較手段を設
    けてあり、前記信号比較手段は交差接続されたラッチと
    して接続された第ｌＣＭＯＳトランジスタデバイスと第
    ２ＣＭＯＳトランジスタデバイスとを有することを特徴
    とする回路。 ２、上記第１項に於いて、前記基準電位発生手段が、本
    回路内の正電圧源によって間室レベルへ充電された第１
    コンデンサと、前記正電圧源を前記第１コンデンサから
    取除くと共に前記第１コンデンサと並列接続されると共
    に本回路の前記第１点へ接続されて前記第１コンデンサ
    上の電荷を容農比に応じて再分布させ且つ前記再分布さ
    れた電荷を前記第１点へ印加させる第２コンデンサとを
    有することを特徴とする回路。 ３、上記第２項に於いて、前記第１コンデンサ及び前記
    第２コンデンサはコンデンサとして接続された強度のデ
    プリション負荷トランジスタであることを特徴とする回
    路。 ４、上記第２項又は第３項に於いて、第１クロツクパル
    スに応答して本変換回路内の前記第１点及び前記第２点
    から及び前記第２コンデンサから残留電荷を除去し且つ
    前記第１コンデンサを正電圧源へ接続させるプリチャー
    ジ回路を設けであることを特徴とする回路。 ５、上記第２１１乃至第４項の内の何れが１１１に於い
    て、前記ＴＴＬ信号入力端子と前記第２回。 絡点との開と、前記第１回路点と前記第１コンデンサと
    の闇と、前記第１コンデンサと前記Ｎ２コンデンサとの
    間に夫々介挿させて第１トランジスタスイツチと第２ト
    ランジスタスイツチと第３トランジスタスイツチとを設
    けてあり、前記第１りＯツクパルスの終了の後に発生す
    る第２クロツクパルスの印加によって前記トランジスタ
    スイッチが導通状態とされることを特徴とする回路。 ６、上記ＪＩＩ５項に磨いて、前記１２クロツクパルス
    の終了の後に発生する第３クロツクパルスがトランジス
    タスイッチを閉成させて、前記信号比較手段内の前記第
    ｌＣＭＯＳトランジスタデバイスと前記第２ＣＭＯＳト
    ランジスタデバイスを夫々の電圧源へ接続させることを
    特徴とする回路。
JP57171063A 1981-10-02 1982-10-01 Ｃｍｏｓデバイス用のダイナミツクｔｔｌ入力コンパレ−タ Granted JPS5871731A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/308,073 US4485317A (en) 1981-10-02 1981-10-02 Dynamic TTL input comparator for CMOS devices
US308073 1994-09-16

Publications (2)

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JPS5871731A true JPS5871731A (ja) 1983-04-28
JPH0245851B2 JPH0245851B2 (ja) 1990-10-12

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ID=23192431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57171063A Granted JPS5871731A (ja) 1981-10-02 1982-10-01 Ｃｍｏｓデバイス用のダイナミツクｔｔｌ入力コンパレ−タ

Country Status (5)

Country Link
US (1) US4485317A (ja)
EP (1) EP0076733B1 (ja)
JP (1) JPS5871731A (ja)
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