JPS62272722A - Ｔｔｌ論理レベルｃｍｏｓ入力バツフア - Google Patents
Ｔｔｌ論理レベルｃｍｏｓ入力バツフアInfo
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- JPS62272722A JPS62272722A JP61116914A JP11691486A JPS62272722A JP S62272722 A JPS62272722 A JP S62272722A JP 61116914 A JP61116914 A JP 61116914A JP 11691486 A JP11691486 A JP 11691486A JP S62272722 A JPS62272722 A JP S62272722A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 17
- 230000003068 static effect Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 241000282821 Hippopotamus Species 0.000 description 1
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
本発明は消費電力が少ないＴＴＬ 論理レベルＣＭＯ８
人カバソファに関する。
人カバソファに関する。
Ｂ０発明の概要
本発明によるＴＴＬ 論理レベルＣＭＯ８入カバッファ
は、データ入力の不必要時において、ＴＴＬ論理レベル
ＣＭＯＳ入力バッファを入力端子と電気的に切り離し、
ＣＭＯＳ 出力レベルのゲートにより帰還をかけ、入
力レベルをＴＴＬ レベルから ＣＭＯＳ レベル
に変換し、静的電流消費を無くす。
は、データ入力の不必要時において、ＴＴＬ論理レベル
ＣＭＯＳ入力バッファを入力端子と電気的に切り離し、
ＣＭＯＳ 出力レベルのゲートにより帰還をかけ、入
力レベルをＴＴＬ レベルから ＣＭＯＳ レベル
に変換し、静的電流消費を無くす。
Ｃ９従来の技術
従来、第６図に示すようなＣＭＯ８インバータにおいて
、論理閾値をＴＴＬ レベル（１，４［Ｖ］ ）に調
整し、ＴＴＬ コンパチブル入力バッファを形成して
いた。論理閾値をＣＭＯＳ レベル（２，５［Ｖ］
）からＴＴＬ １７ベルまで下げるには、２ＭＯ８チ
ャネル幅Ｗｐに対するｎ Ｍ ＯＳ チャネル幅Ｗ、の
比ｗ、／ｗｐを増加し、ｎ Ｍ ＯＳ のオン抵抗を
低下させる。このとき ２ＭＯ８およびｎ Ｍ ＯＳ
を、それぞれのオン状態で流れる電流 工、および
１１に差が生じ（Ｉｐ ＜ Ｉｎ ）、ｔｐｔ、ｏと
ｔＰＨＬの対称性が損なわれる（ ｔｐＬＨ＜ ｔｐｕ
Ｌ）欠点があるが、通常、後段に同様なインバータを接
続し、ｔＰＬＨとｔ Ｐ ＨＬの差を相殺し、対称性を
確保する。
、論理閾値をＴＴＬ レベル（１，４［Ｖ］ ）に調
整し、ＴＴＬ コンパチブル入力バッファを形成して
いた。論理閾値をＣＭＯＳ レベル（２，５［Ｖ］
）からＴＴＬ １７ベルまで下げるには、２ＭＯ８チ
ャネル幅Ｗｐに対するｎ Ｍ ＯＳ チャネル幅Ｗ、の
比ｗ、／ｗｐを増加し、ｎ Ｍ ＯＳ のオン抵抗を
低下させる。このとき ２ＭＯ８およびｎ Ｍ ＯＳ
を、それぞれのオン状態で流れる電流 工、および
１１に差が生じ（Ｉｐ ＜ Ｉｎ ）、ｔｐｔ、ｏと
ｔＰＨＬの対称性が損なわれる（ ｔｐＬＨ＜ ｔｐｕ
Ｌ）欠点があるが、通常、後段に同様なインバータを接
続し、ｔＰＬＨとｔ Ｐ ＨＬの差を相殺し、対称性を
確保する。
この方式の欠点は、ＴＴＬ ｒ ＨＪ入力に対し、静的
電流消費があることである。静的電流消費は入力バッフ
ァのサイズおよびＴＴＬ ｒ ＨＪの電圧値によって変
わるが、ＴＴＬ ｒ ＨＪの電圧値が低い場合（例えば
、２．４ ［Ｖ］ ） 、 １〜２ ｍＡ程度となる
。第７図に示すように、入力がＣＭＯＳ レベルの場
合、ｒＨＪ入力「「Ｌ」入力］に対しｎＭＯ８［ｐＭＯ
８］はゲート電圧が閾値以上となり、オン状態、ｐＭＯ
８［ｎＭＯ８］は、ゲート電圧が閾値以下となり、オフ
状態のように、必ず一方のトランジスタはオフ状態とな
る。第７図中、（、）はＣＭＯ８ｒＬＪ入力、（ｂ）は
ＣＭＯ８ｒ ＨＪ入力、（ｃ）はＴＴＬ ｒ Ｌ Ｊ入
力、（ｄ）はＴＴＬ ｒ ＨＪ入力の場合を示し、ｖ８
はゲート電圧、Ｖｔｈｐは ｐＭＯ８閾値で、−０，７
〜１．０ ［Ｖ］程度、ｖｔｈｉｌはｎ Ｍ ＯＳ 閾
値で、０．７〜１．０ ［Ｖ］程度である。このため、
ＣＭＯ８レベル入力に対し電源とアースを結ぶ電流パス
は形成されず、静的な電流消費は発生しない。しかし、
入力がＴＴＬ レベルの場合は、ｒＨＪ入力の時、Ｔ
ＴＬ ｒ ＨＪの電圧値が電源電圧より数ボルト（電源
電圧５［ｖ］のとき、ＴＴＬ ｒ ＨＪ ＝ ２．４
〜３．４ ［Ｖ］ ）低いので、ＣＭＯＳレベルでは
オフ状態となるｐＭＯ８も、ゲート電圧が閾値以上とな
り、オン状態となる。このとき、ｐＭＯ８，ｎＭＯ８と
もオン状態にあるため、電源とアースを結ぶ電流パスが
形成され、静的電流消費が発生する。これは低消費電力
、特に入力レベル固定時に消費電力ゼロを特徴とするＣ
ＭＯ８ＩＣにとって最大の欠点である。
電流消費があることである。静的電流消費は入力バッフ
ァのサイズおよびＴＴＬ ｒ ＨＪの電圧値によって変
わるが、ＴＴＬ ｒ ＨＪの電圧値が低い場合（例えば
、２．４ ［Ｖ］ ） 、 １〜２ ｍＡ程度となる
。第７図に示すように、入力がＣＭＯＳ レベルの場
合、ｒＨＪ入力「「Ｌ」入力］に対しｎＭＯ８［ｐＭＯ
８］はゲート電圧が閾値以上となり、オン状態、ｐＭＯ
８［ｎＭＯ８］は、ゲート電圧が閾値以下となり、オフ
状態のように、必ず一方のトランジスタはオフ状態とな
る。第７図中、（、）はＣＭＯ８ｒＬＪ入力、（ｂ）は
ＣＭＯ８ｒ ＨＪ入力、（ｃ）はＴＴＬ ｒ Ｌ Ｊ入
力、（ｄ）はＴＴＬ ｒ ＨＪ入力の場合を示し、ｖ８
はゲート電圧、Ｖｔｈｐは ｐＭＯ８閾値で、−０，７
〜１．０ ［Ｖ］程度、ｖｔｈｉｌはｎ Ｍ ＯＳ 閾
値で、０．７〜１．０ ［Ｖ］程度である。このため、
ＣＭＯ８レベル入力に対し電源とアースを結ぶ電流パス
は形成されず、静的な電流消費は発生しない。しかし、
入力がＴＴＬ レベルの場合は、ｒＨＪ入力の時、Ｔ
ＴＬ ｒ ＨＪの電圧値が電源電圧より数ボルト（電源
電圧５［ｖ］のとき、ＴＴＬ ｒ ＨＪ ＝ ２．４
〜３．４ ［Ｖ］ ）低いので、ＣＭＯＳレベルでは
オフ状態となるｐＭＯ８も、ゲート電圧が閾値以上とな
り、オン状態となる。このとき、ｐＭＯ８，ｎＭＯ８と
もオン状態にあるため、電源とアースを結ぶ電流パスが
形成され、静的電流消費が発生する。これは低消費電力
、特に入力レベル固定時に消費電力ゼロを特徴とするＣ
ＭＯ８ＩＣにとって最大の欠点である。
Ｄ０発明が解決しようとする問題点
本発明の目的は、静的電流消費無しの入力タイミング指
定可能なＴＴＬ 論理レベルＣＭＯＳ入力バッファを提
供することである。
定可能なＴＴＬ 論理レベルＣＭＯＳ入力バッファを提
供することである。
Ｅ０問題点を解決するための手段
上記目的を達成するために、本発明によるＴＴＬ 論理
レベルＣＭＯ８人カバソファは、互いに逆相のゲート信
号が印加される第１のトランスミッションゲートと、該
第１のトランスミッションゲートの出力段に備えられた
第１のインバータと、該第１のインバータの出力段から
その入力段に信号を帰還する第２のインバータと、互い
に逆相のゲート信号が印加される第２のトランスミッシ
ョンゲートを含むことを要旨とする。
レベルＣＭＯ８人カバソファは、互いに逆相のゲート信
号が印加される第１のトランスミッションゲートと、該
第１のトランスミッションゲートの出力段に備えられた
第１のインバータと、該第１のインバータの出力段から
その入力段に信号を帰還する第２のインバータと、互い
に逆相のゲート信号が印加される第２のトランスミッシ
ョンゲートを含むことを要旨とする。
Ｆ０作用
本発明によるＴＴＬ 論理レベルＣＭＯＳ入力バッファ
は、第１図に示すように、ＴＴＬ 入力に応答するイン
バータ ｐＭＯ８１，ｎＭＯ８１に帰還用のインバータ
ｐＭＯ８４，ｎＭＯ８４を付加し、入力をＴＴＬ
レベルからＣＭＯ８レベルに変換することで、静的な電
流消費を無くす。この際、この人力バッファに接続され
るＴＴＬ とインバータ ｐＭＯ８４，ｎＭＯ８４が
ワイヤード接続されないようにトランスミッションゲー
トが挿入される。
は、第１図に示すように、ＴＴＬ 入力に応答するイン
バータ ｐＭＯ８１，ｎＭＯ８１に帰還用のインバータ
ｐＭＯ８４，ｎＭＯ８４を付加し、入力をＴＴＬ
レベルからＣＭＯ８レベルに変換することで、静的な電
流消費を無くす。この際、この人力バッファに接続され
るＴＴＬ とインバータ ｐＭＯ８４，ｎＭＯ８４が
ワイヤード接続されないようにトランスミッションゲー
トが挿入される。
Ｇ、実施例
以下に、図面を参照しながら、実施例を用いて４一
本発明を一層詳細に説明するが、それらは例示に過ぎず
、本発明の枠を越えることなしにいろいろな変形や改良
があり得ることは勿論である。
、本発明の枠を越えることなしにいろいろな変形や改良
があり得ることは勿論である。
第１図は本発明によるＴＴＬ論理レベルＣＭＯ８入力バ
ッファの構成を示す回路図である。
ッファの構成を示す回路図である。
図示の装置において、ｐＭＯ８１，ｎＭＯ８１は、ｎ
Ｍ ＯＳ のオン抵抗が小さくなるようにチャネル幅を
調整し、論理閾値をＴＴＬ レベルに合わせたインバ
ータを構成し、ｐＭＯ８４゜ｎ Ｍ ＯＳ ４ はＣＭ
Ｏ８レベルの論理閾値を持つインバータを、ｐＭＯ８２
，ｎＭＯ８２およびｐＭＯ８３，ｎＭＯ８３はそれぞれ
トランスミッションゲートを構成している。
Ｍ ＯＳ のオン抵抗が小さくなるようにチャネル幅を
調整し、論理閾値をＴＴＬ レベルに合わせたインバ
ータを構成し、ｐＭＯ８４゜ｎ Ｍ ＯＳ ４ はＣＭ
Ｏ８レベルの論理閾値を持つインバータを、ｐＭＯ８２
，ｎＭＯ８２およびｐＭＯ８３，ｎＭＯ８３はそれぞれ
トランスミッションゲートを構成している。
第２図は第１図に示す回路制御に用いる信号波形を示す
。図中、ｔｓは最小セットアツプ時間、ｔｈは最小ホー
ルド時間を表わす。
。図中、ｔｓは最小セットアツプ時間、ｔｈは最小ホー
ルド時間を表わす。
制御信号φ がｒＨＪ（Ｔが「Ｌ」）のとき、トランス
ミッションゲート ｐＭＯ８２゜ｎ Ｍ ＯＳ ２ は
オン状態、トランスミッションゲート ｐ Ｍ ＯＳ
３ 、 ｎ Ｍ ＯＳ ３ はオフ状態となり、Ｎ０Ｄ
ＥＬ が入力端子と導通する。インバータｐＭＯ８ｌ
、ｎＭＯ８１はＴＴＬ 論理レベル入力を読み込み、そ
の反転信号をＭＯＤＥ２ に０ＭＯ８論理レベルで出力
する。このとき、ＴＴＬ 論理レベルｒＨＪに対しては
、インバータ ｐＭＯ８１，ｎＭＯ８１で静的電流消費
がある。インバータ ｐＭＯ８４，ｎＭＯ８４は、Ｎ０
ＤＥ２の反転信号、すなわちＭＯＤＥＩと同じ論理状態
をＭＯＤＥ３ にＣＭＯＳ レベルで出力する。
ミッションゲート ｐＭＯ８２゜ｎ Ｍ ＯＳ ２ は
オン状態、トランスミッションゲート ｐ Ｍ ＯＳ
３ 、 ｎ Ｍ ＯＳ ３ はオフ状態となり、Ｎ０Ｄ
ＥＬ が入力端子と導通する。インバータｐＭＯ８ｌ
、ｎＭＯ８１はＴＴＬ 論理レベル入力を読み込み、そ
の反転信号をＭＯＤＥ２ に０ＭＯ８論理レベルで出力
する。このとき、ＴＴＬ 論理レベルｒＨＪに対しては
、インバータ ｐＭＯ８１，ｎＭＯ８１で静的電流消費
がある。インバータ ｐＭＯ８４，ｎＭＯ８４は、Ｎ０
ＤＥ２の反転信号、すなわちＭＯＤＥＩと同じ論理状態
をＭＯＤＥ３ にＣＭＯＳ レベルで出力する。
次に、制御信号φ がｒ Ｌ Ｊ （＄ が「Ｈ」）
のとき、トランスミッションゲート ＰＭＯ８２゜ｎ
Ｍ ＯＳ ２ はオフ状態、トランスミッションゲート
ｐＭＯ８３，ｎＭＯ８３はオン状態となり。
のとき、トランスミッションゲート ＰＭＯ８２゜ｎ
Ｍ ＯＳ ２ はオフ状態、トランスミッションゲート
ｐＭＯ８３，ｎＭＯ８３はオン状態となり。
Ｎ０ＤＥＩ は入力端子から電気的に切り離され、ＭＯ
ＤＥ３ と導通すル、コノ結果、ＭＯＤＥＬは、イン
バータ ｐ Ｍ ＯＳ ４ 、 ｎ Ｍ ＯＳ ４
Ｌ：、、より、論理状態はそのままで、ＴＴＬ レベ
ルから０ＭＯ８レベルに変換される。このとき、インバ
ータ ｐＭＯ８１，ｎＭＯ８Ｉ Ｔ：は、ｐＭＯ８１゜
ｎＭＯ８１のいずれか一方が必ずオフ状態となるため、
電流パスは形成されず、静的な電流消費は無くなる。
ＤＥ３ と導通すル、コノ結果、ＭＯＤＥＬは、イン
バータ ｐ Ｍ ＯＳ ４ 、 ｎ Ｍ ＯＳ ４
Ｌ：、、より、論理状態はそのままで、ＴＴＬ レベ
ルから０ＭＯ８レベルに変換される。このとき、インバ
ータ ｐＭＯ８１，ｎＭＯ８Ｉ Ｔ：は、ｐＭＯ８１゜
ｎＭＯ８１のいずれか一方が必ずオフ状態となるため、
電流パスは形成されず、静的な電流消費は無くなる。
以上のようにして、第２図に示す信号を利用し、データ
の読込み時間だけφ を「Ｈ」（Ｔを「Ｌ」）にし、そ
の他の時間 φ をｒＬＪ（Ｔを「Ｈ」）にすることで
、ＴＴＬ論理レベルＣＭＯＳ入力バッファでの静的電流
消費を無くすことができる。
の読込み時間だけφ を「Ｈ」（Ｔを「Ｌ」）にし、そ
の他の時間 φ をｒＬＪ（Ｔを「Ｈ」）にすることで
、ＴＴＬ論理レベルＣＭＯＳ入力バッファでの静的電流
消費を無くすことができる。
第３図はカウンタのデータ入力への応用例を示す。カウ
ンタの場合、データ入力のタイミングをＬＯＡＤ信号に
より指定するので、これを制御信号として用いる。
ンタの場合、データ入力のタイミングをＬＯＡＤ信号に
より指定するので、これを制御信号として用いる。
ｒでＴ丁が「Ｈ」のとき、入力バッファは入力端子から
電気的に切り離され、０ＭＯ８人力レベルでデータを保
持し、これにより静的な電流消費を防げる。
電気的に切り離され、０ＭＯ８人力レベルでデータを保
持し、これにより静的な電流消費を防げる。
この例では制御信号に外部信号を用いているが。
用途によって、例えばＣＡＲＲＹ などの内部で発生す
る信号を用いることも可能である。
る信号を用いることも可能である。
７一
本発明による入力バッファがラッチ機能を有することか
ら、第４図のように並列接続することで、直ちにデータ
ラッチが構成される。
ら、第４図のように並列接続することで、直ちにデータ
ラッチが構成される。
従来方式でデータラッチを構成すると、例えば第５図の
ようになる。第５図では、ＴＴＬ レベル人力バッフ
ァ Ｎ０ＴＩ、Ｎ０Ｔ２ を介して、ＣＭＯＳ レ
ベルのラッチを接続するため、データの伝播速度が小さ
くなる。また、入力バッファが複数にファンアウトを持
つので、それに応じたサイズが要求される。これに伴い
チップサイズが増大し、また、サイズの増大は静的消費
電流の増加も招く。
ようになる。第５図では、ＴＴＬ レベル人力バッフ
ァ Ｎ０ＴＩ、Ｎ０Ｔ２ を介して、ＣＭＯＳ レ
ベルのラッチを接続するため、データの伝播速度が小さ
くなる。また、入力バッファが複数にファンアウトを持
つので、それに応じたサイズが要求される。これに伴い
チップサイズが増大し、また、サイズの増大は静的消費
電流の増加も招く。
したがって、本発明による入カバソファのデータラッチ
への応用により、チップ面積の減少、伝播遅延時間の短
縮、消費電流の減少が計られる。
への応用により、チップ面積の減少、伝播遅延時間の短
縮、消費電流の減少が計られる。
Ｈ０発明の詳細
な説明した通り、本発明によれば、ＴＴＬ論理レベルＣ
ＭＯ８入力バッファの静的電流消費がなくなる。静的電
流消費削減対策として入力バッファのｐＭＯ８閾値を他
の ｐ Ｍ ＯＳ より高くする場合があるが、このよ
うな方式を採り、ウェハプロセスを複雑にしないで済み
、コスト低減、歩留り向上を計ることができる。
ＭＯ８入力バッファの静的電流消費がなくなる。静的電
流消費削減対策として入力バッファのｐＭＯ８閾値を他
の ｐ Ｍ ＯＳ より高くする場合があるが、このよ
うな方式を採り、ウェハプロセスを複雑にしないで済み
、コスト低減、歩留り向上を計ることができる。
第１図は本発明によるＴＴＬ論理レベルＣＭＯ８入力バ
ッファの構成を示す回路図、第２図は第１図に示す回路
制御に用いる信号波形詮示す図、第３図はカウンタのデ
ータ入力への応用を示す図、第４図はデータラッチへの
応用を示す図、第５図は第４図に対応する従来のデータ
ラッチを示す図、第６図は従来の０ＭＯ８入力バッファ
の回路図、第７図は第６図に示すＣＭＯ８入力バッファ
の応答を示す図である。 ■、・・・・・・ゲート電圧、Ｖｔｈｐ・・・・・・
ｐＭＯ８閾値、Ｖｔｈ、Ｉ・・・・・・ｎ Ｍ ＯＳ
閾値。 第３図 カウンタのデ′−タλ力へのＥ：用 事４図 テ′−ツラツ÷への圧用 Ｉφ３ ＣＭＯ５入力＋１ ７図 “ラフ７の底・答 （ｂ） ＣＭＯ５’Ｈ，λ力
ッファの構成を示す回路図、第２図は第１図に示す回路
制御に用いる信号波形詮示す図、第３図はカウンタのデ
ータ入力への応用を示す図、第４図はデータラッチへの
応用を示す図、第５図は第４図に対応する従来のデータ
ラッチを示す図、第６図は従来の０ＭＯ８入力バッファ
の回路図、第７図は第６図に示すＣＭＯ８入力バッファ
の応答を示す図である。 ■、・・・・・・ゲート電圧、Ｖｔｈｐ・・・・・・
ｐＭＯ８閾値、Ｖｔｈ、Ｉ・・・・・・ｎ Ｍ ＯＳ
閾値。 第３図 カウンタのデ′−タλ力へのＥ：用 事４図 テ′−ツラツ÷への圧用 Ｉφ３ ＣＭＯ５入力＋１ ７図 “ラフ７の底・答 （ｂ） ＣＭＯ５’Ｈ，λ力
Claims (1)
- 【特許請求の範囲】 （ａ）互いに逆相のゲート信号が印加される第１のトラ
ンスミッションゲート、 （ｂ）該第１のトランスミッションゲートの出力段に備
えられた第１のインバータ、 （ｃ）該第１のインバータの出力段からその入力段に信
号を帰還する第２のインバータ、および（ｄ）互いに逆
相のゲート信号が印加される第２のトランスミッション
ゲート を含むことを特徴とするＴＴＬ論理レベル ＣＭＯＳ入力バッファ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116914A JPS62272722A (ja) | 1986-05-21 | 1986-05-21 | Ｔｔｌ論理レベルｃｍｏｓ入力バツフア |
| DE19873715655 DE3715655A1 (de) | 1986-05-21 | 1987-05-11 | In ttl-logik aufgebauter cmos-eingangspuffer |
| GB08711208A GB2192106A (en) | 1986-05-21 | 1987-05-12 | TTL to CMOS interface using clocked latch |
| FR8707086A FR2599199A1 (fr) | 1986-05-21 | 1987-05-20 | Tampon d'entree a cmos a niveau logique transistor-transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116914A JPS62272722A (ja) | 1986-05-21 | 1986-05-21 | Ｔｔｌ論理レベルｃｍｏｓ入力バツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272722A true JPS62272722A (ja) | 1987-11-26 |
Family
ID=14698780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116914A Pending JPS62272722A (ja) | 1986-05-21 | 1986-05-21 | Ｔｔｌ論理レベルｃｍｏｓ入力バツフア |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS62272722A (ja) |
| DE (1) | DE3715655A1 (ja) |
| FR (1) | FR2599199A1 (ja) |
| GB (1) | GB2192106A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178197A (ja) * | 1988-01-08 | 1989-07-14 | Oki Electric Ind Co Ltd | 入力バッファ |
| US5629640A (en) * | 1993-09-22 | 1997-05-13 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| KR100281848B1 (ko) * | 1997-04-10 | 2001-04-02 | 오우라 히로시 | 하전입자비임노광장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4837465A (en) * | 1985-01-16 | 1989-06-06 | Digital Equipment Corp | Single rail CMOS register array and sense amplifier circuit therefor |
| IT1201860B (it) * | 1986-12-10 | 1989-02-02 | Sgs Microelettronica Spa | Circuito logico cmos |
| IT1244205B (it) * | 1990-12-19 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di generazione di un clock di scansione in un dispositivo di analisi operativa di tipo seriale per circuito integrato |
| CN104967437B (zh) * | 2015-07-01 | 2018-02-06 | 东南大学 | 硅基低漏电流悬臂梁栅cmos传输门及制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573498A (en) * | 1967-11-24 | 1971-04-06 | Rca Corp | Counter or shift register stage having both static and dynamic storage circuits |
| US4485317A (en) * | 1981-10-02 | 1984-11-27 | Fairchild Camera & Instrument Corp. | Dynamic TTL input comparator for CMOS devices |
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-
1986
- 1986-05-21 JP JP61116914A patent/JPS62272722A/ja active Pending
-
1987
- 1987-05-11 DE DE19873715655 patent/DE3715655A1/de not_active Withdrawn
- 1987-05-12 GB GB08711208A patent/GB2192106A/en not_active Withdrawn
- 1987-05-20 FR FR8707086A patent/FR2599199A1/fr not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| DE3715655A1 (de) | 1987-11-26 |
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