JP2001074820A - 基板電圧検出回路及びこれを用いた基板雑音検出回路 - Google Patents
基板電圧検出回路及びこれを用いた基板雑音検出回路Info
- Publication number
- JP2001074820A JP2001074820A JP25101899A JP25101899A JP2001074820A JP 2001074820 A JP2001074820 A JP 2001074820A JP 25101899 A JP25101899 A JP 25101899A JP 25101899 A JP25101899 A JP 25101899A JP 2001074820 A JP2001074820 A JP 2001074820A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- substrate
- circuit
- mos field
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】共通基板を介して結合する基板雑音電圧を同一
チップ、同一電源系の回路で高感度に検出し、容易に増
幅する基板雑音検出回路を提供する。 【解決手段】基板電圧検出回路を、基板上に形成したＣ
ＭＯＳインバータ３で構成する。基板雑音を含む基板電
圧Ｖsub は、インバータのｎＭＯＳトランジスタ１のバ
ックゲートとｐＭＯＳトランジスタのゲート２ｇの双方
に入力する構成とする。基板雑音検出回路は、基板電圧
検出回路の出力Ｖx をスイッチＳＷa を介し容量Ｃ１に
サンプルした電圧と、スイッチＳＷb を介し容量Ｃ２に
サンプルした基準電圧Ｖref との差電圧を差動増幅回路
４で増幅し、ラッチ回路５で基板雑音に対応したデジタ
ル値Ｑに変換して出力する。 【効果】基板雑音をオンチップで実測でき、アナログ・
デジタル混在集積回路の基板雑音対策や低減等に役立
つ。
チップ、同一電源系の回路で高感度に検出し、容易に増
幅する基板雑音検出回路を提供する。 【解決手段】基板電圧検出回路を、基板上に形成したＣ
ＭＯＳインバータ３で構成する。基板雑音を含む基板電
圧Ｖsub は、インバータのｎＭＯＳトランジスタ１のバ
ックゲートとｐＭＯＳトランジスタのゲート２ｇの双方
に入力する構成とする。基板雑音検出回路は、基板電圧
検出回路の出力Ｖx をスイッチＳＷa を介し容量Ｃ１に
サンプルした電圧と、スイッチＳＷb を介し容量Ｃ２に
サンプルした基準電圧Ｖref との差電圧を差動増幅回路
４で増幅し、ラッチ回路５で基板雑音に対応したデジタ
ル値Ｑに変換して出力する。 【効果】基板雑音をオンチップで実測でき、アナログ・
デジタル混在集積回路の基板雑音対策や低減等に役立
つ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
基板電圧検出回路及びこれを用いた基板雑音検出回路に
係り、詳しくはＭＯＳ集積回路における基板電圧を同一
チップ、同一電源系の回路で高感度に検出できる基板電
圧検出回路及びこの基板電圧検出回路を用いて基板雑音
を高感度に検出できる基板雑音検出回路に関する。
基板電圧検出回路及びこれを用いた基板雑音検出回路に
係り、詳しくはＭＯＳ集積回路における基板電圧を同一
チップ、同一電源系の回路で高感度に検出できる基板電
圧検出回路及びこの基板電圧検出回路を用いて基板雑音
を高感度に検出できる基板雑音検出回路に関する。
【０００２】
【従来の技術】最近のＭＯＳ集積回路、特にＣＭＯＳ集
積回路（以下ＣＭＯＳ・ＩＣと記す）においては、デジ
タル論理回路に加えて、アナログ回路を同一チップに集
積化する要求が強くなり、所謂アナログ・デジタル混在
集積回路の開発が盛んに行われている。
積回路（以下ＣＭＯＳ・ＩＣと記す）においては、デジ
タル論理回路に加えて、アナログ回路を同一チップに集
積化する要求が強くなり、所謂アナログ・デジタル混在
集積回路の開発が盛んに行われている。
【０００３】一般的なバルクＣＭＯＳ・ＩＣは、ｎチャ
ネル型ＭＯＳ電界効果トランジスタ（以下ｎＭＯＳトラ
ンジスタと称する）あるいはｐチャネル型ＭＯＳ電界効
果トランジスタ（以下ｐＭＯＳトランジスタと称する）
の基板部がチップ内で共通となるため、デジタル回路部
で発生するスイッチング雑音が共通基板を介してアナロ
グ回路部に到達し、アナログ回路部の動作に影響を与え
るという問題がある。従って、アナログ・デジタル混在
集積回路では、これらの基板雑音を如何に制御し、低減
するかが重要な課題である。この課題に対して先ず、チ
ップの基板雑音を実際に測定することが重要になる。
ネル型ＭＯＳ電界効果トランジスタ（以下ｎＭＯＳトラ
ンジスタと称する）あるいはｐチャネル型ＭＯＳ電界効
果トランジスタ（以下ｐＭＯＳトランジスタと称する）
の基板部がチップ内で共通となるため、デジタル回路部
で発生するスイッチング雑音が共通基板を介してアナロ
グ回路部に到達し、アナログ回路部の動作に影響を与え
るという問題がある。従って、アナログ・デジタル混在
集積回路では、これらの基板雑音を如何に制御し、低減
するかが重要な課題である。この課題に対して先ず、チ
ップの基板雑音を実際に測定することが重要になる。
【０００４】図９に、基板雑音をサンプリングし、差動
増幅回路で増幅する基板雑音検出回路の従来例を示す。
基板電圧Ｖsub は通常、電源電圧Ｖssと同一電圧で用い
られることが多く、基板雑音ｖsub が重畳した電圧Ｖin
が基板雑音電圧として、ＭＯＳスイッチＳＷa を介し
て、容量Ｃ１にサンプルし、ホールドされる。基準電圧
ＶrefもＭＯＳスイッチＳＷb により、容量Ｃ２にサン
プル、ホールドされる。ホールドされた各電圧差は差動
増幅回路４０によって増幅され利得Ｇv 倍にされ、出力
電圧Ｖout が得られる。さらに出力電圧Ｖout はラッチ
回路５０に入力され、基板雑音ｖsub に応じた所定のデ
ジタル値Ｑが格納される。
増幅回路で増幅する基板雑音検出回路の従来例を示す。
基板電圧Ｖsub は通常、電源電圧Ｖssと同一電圧で用い
られることが多く、基板雑音ｖsub が重畳した電圧Ｖin
が基板雑音電圧として、ＭＯＳスイッチＳＷa を介し
て、容量Ｃ１にサンプルし、ホールドされる。基準電圧
ＶrefもＭＯＳスイッチＳＷb により、容量Ｃ２にサン
プル、ホールドされる。ホールドされた各電圧差は差動
増幅回路４０によって増幅され利得Ｇv 倍にされ、出力
電圧Ｖout が得られる。さらに出力電圧Ｖout はラッチ
回路５０に入力され、基板雑音ｖsub に応じた所定のデ
ジタル値Ｑが格納される。
【０００５】なお、このように基板電圧を直接増幅器で
受ける構成は、例えば１９９７年２月発行の電子情報通
信学会誌英文論文誌Ａの第３１３頁〜第３２０頁（IEIC
E TRANSACTIONS on Fundamentals of Electronics, Com
munications and Computer Sciences, vol.E80-A, No.
7, pp.313-320, Feb., 1997）に記載されている。
受ける構成は、例えば１９９７年２月発行の電子情報通
信学会誌英文論文誌Ａの第３１３頁〜第３２０頁（IEIC
E TRANSACTIONS on Fundamentals of Electronics, Com
munications and Computer Sciences, vol.E80-A, No.
7, pp.313-320, Feb., 1997）に記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た従来例では基板雑音ｖsub をサンプリングする場合、
同一チップ上に形成され、バックゲートが電源電圧Ｖss
に接続されたｎＭＯＳトランジスタＳＷn と、バックゲ
ートが電源電圧Ｖddに接続されたｐＭＯＳトランジスタ
ＳＷp とで構成されるＭＯＳスイッチＳＷa では、入力
電位は電源電圧ＶddとＶssの範囲に限られる。通常、基
板電圧Ｖsub は最高電位の電源電圧Ｖddまたは最低電位
の電源電圧Ｖssにバイアスされ、電源電圧ＶddまたはＶ
ssとほぼ同一レベルで用いられるため、基板雑音ｖsub
を直接ＭＯＳスイッチＳＷa に取り込むことが難しく、
基板雑音を適当な電圧レベルにシフトして、しかも高感
度に検出する回路手段が必要となるそこで、本発明の目
的は、この回路手段をインバータやソースフォロアなど
で構成する場合に、同一チップ上に集積でき、しかも基
板雑音検出を高感度に行うことができる基板電圧検出回
路及びこれを用いた基板雑音検出回路を提供することに
ある。
た従来例では基板雑音ｖsub をサンプリングする場合、
同一チップ上に形成され、バックゲートが電源電圧Ｖss
に接続されたｎＭＯＳトランジスタＳＷn と、バックゲ
ートが電源電圧Ｖddに接続されたｐＭＯＳトランジスタ
ＳＷp とで構成されるＭＯＳスイッチＳＷa では、入力
電位は電源電圧ＶddとＶssの範囲に限られる。通常、基
板電圧Ｖsub は最高電位の電源電圧Ｖddまたは最低電位
の電源電圧Ｖssにバイアスされ、電源電圧ＶddまたはＶ
ssとほぼ同一レベルで用いられるため、基板雑音ｖsub
を直接ＭＯＳスイッチＳＷa に取り込むことが難しく、
基板雑音を適当な電圧レベルにシフトして、しかも高感
度に検出する回路手段が必要となるそこで、本発明の目
的は、この回路手段をインバータやソースフォロアなど
で構成する場合に、同一チップ上に集積でき、しかも基
板雑音検出を高感度に行うことができる基板電圧検出回
路及びこれを用いた基板雑音検出回路を提供することに
ある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る基板電圧検出回路は、一対の相補型Ｍ
ＯＳ電界効果トランジスタのドレイン端を互いに接続し
てなる増幅回路すなわちインバータからなり、前記増幅
回路の一方の極性のＭＯＳ電界効果トランジスタ、例え
ば後述する図１の構成で言えば、ｎＭＯＳトランジスタ
１のゲート端に定電圧ＶＢＢを印加し、バックゲートに
集積回路の基板電圧Ｖsub を入力し、他方の極性のｐＭ
ＯＳトランジスタ２のゲート端に集積回路の基板電圧Ｖ
sub を入力し、互いに接続されたドレイン端を基板雑音
電圧の出力端Ｖx とするように構成することを特徴とす
るものである。
に、本発明に係る基板電圧検出回路は、一対の相補型Ｍ
ＯＳ電界効果トランジスタのドレイン端を互いに接続し
てなる増幅回路すなわちインバータからなり、前記増幅
回路の一方の極性のＭＯＳ電界効果トランジスタ、例え
ば後述する図１の構成で言えば、ｎＭＯＳトランジスタ
１のゲート端に定電圧ＶＢＢを印加し、バックゲートに
集積回路の基板電圧Ｖsub を入力し、他方の極性のｐＭ
ＯＳトランジスタ２のゲート端に集積回路の基板電圧Ｖ
sub を入力し、互いに接続されたドレイン端を基板雑音
電圧の出力端Ｖx とするように構成することを特徴とす
るものである。
【０００８】また、本発明に係る基板電圧検出回路は、
一対の相補型ＭＯＳ電界効果トランジスタのソース端を
互いに接続してなる増幅回路すなわちソースフォロアか
らなり、前記増幅回路の一方の極性のＭＯＳ電界効果ト
ランジスタ、例えば後述する図３の構成で言えば、ｎＭ
ＯＳトランジスタ１のゲート端に定電圧ＶＢＢ１を印加
し、バックゲートに集積回路の基板電圧Ｖsub を入力
し、他方の極性のｐＭＯＳトランジスタ２のゲート端に
集積回路の基板電圧Ｖsub を入力し、互いに接続された
ソース端を基板雑音電圧の出力端Ｖx とするように構成
してもよい。
一対の相補型ＭＯＳ電界効果トランジスタのソース端を
互いに接続してなる増幅回路すなわちソースフォロアか
らなり、前記増幅回路の一方の極性のＭＯＳ電界効果ト
ランジスタ、例えば後述する図３の構成で言えば、ｎＭ
ＯＳトランジスタ１のゲート端に定電圧ＶＢＢ１を印加
し、バックゲートに集積回路の基板電圧Ｖsub を入力
し、他方の極性のｐＭＯＳトランジスタ２のゲート端に
集積回路の基板電圧Ｖsub を入力し、互いに接続された
ソース端を基板雑音電圧の出力端Ｖx とするように構成
してもよい。
【０００９】或いは、本発明に係る基板電圧検出回路
は、一対の相補型ＭＯＳ電界効果トランジスタ、例えば
後述する図５で言えば、ｎＭＯＳトランジスタ１とｐＭ
ＯＳトランジスタ２のドレイン端を互いに接続し、一方
の極性のｎＭＯＳトランジスタ１のゲート端に定電圧Ｖ
ＢＢを印加し、バックゲートに集積回路の基板電圧Ｖsu
b を入力してなる第１の増幅回路すなわちインバータ３
ａと、他方の極性の２つのｐＭＯＳトランジスタ２１，
２２を直列接続してなる第２の増幅回路すなわちソース
フォロア７とからなり、このソースフォロアの一方のｐ
ＭＯＳトランジスタ２２のゲート端には集積回路の基板
電圧Ｖsub を入力し、他方のｐＭＯＳトランジスタ２１
のゲート端は直列接続点に接続すると共にインバータ３
ａの他方の極性のｐＭＯＳトランジスタ２のゲート端に
接続し、インバータ３ａの互いに接続されたドレイン端
を基板雑音電圧の出力端Ｖx とするように構成すること
もできる。
は、一対の相補型ＭＯＳ電界効果トランジスタ、例えば
後述する図５で言えば、ｎＭＯＳトランジスタ１とｐＭ
ＯＳトランジスタ２のドレイン端を互いに接続し、一方
の極性のｎＭＯＳトランジスタ１のゲート端に定電圧Ｖ
ＢＢを印加し、バックゲートに集積回路の基板電圧Ｖsu
b を入力してなる第１の増幅回路すなわちインバータ３
ａと、他方の極性の２つのｐＭＯＳトランジスタ２１，
２２を直列接続してなる第２の増幅回路すなわちソース
フォロア７とからなり、このソースフォロアの一方のｐ
ＭＯＳトランジスタ２２のゲート端には集積回路の基板
電圧Ｖsub を入力し、他方のｐＭＯＳトランジスタ２１
のゲート端は直列接続点に接続すると共にインバータ３
ａの他方の極性のｐＭＯＳトランジスタ２のゲート端に
接続し、インバータ３ａの互いに接続されたドレイン端
を基板雑音電圧の出力端Ｖx とするように構成すること
もできる。
【００１０】さらに、本発明に係る基板電圧検出回路
は、一対の相補型ＭＯＳ電界効果トランジスタ、例えば
後述する図６で言えば、ｎＭＯＳトランジスタ１とｐＭ
ＯＳトランジスタ２のドレイン端を互いに接続し、一方
の極性のｎＭＯＳトランジスタ１のゲート端に定電圧Ｖ
ＢＢｎを印加し、バックゲートに集積回路の基板電圧Ｖ
sub を入力してなる第１の増幅回路すなわちインバータ
３ａと、一対の相補型ＭＯＳ電界効果トランジスタ１
１，２２のソース端を互いに接続してなる第２の増幅回
路すなわちソースフォロア６とからなり、このソースフ
ォロア６の一方の極性のｎＭＯＳトランジスタ１１のゲ
ート端に定電圧ＶＢＢｐを印加し、他方の極性のｐＭＯ
Ｓトランジスタ２２のゲート端に集積回路の基板電圧Ｖ
sub を入力し、前記互いに接続されたＭＯＳトランジス
タ１１，２２のソース端をインバータ３ａの他方の極性
のｐＭＯＳトランジスタ２のゲート端に接続し、インバ
ータ３ａの互いに接続されたドレイン端を基板雑音電圧
の出力端Ｖx とするように構成してもよい。
は、一対の相補型ＭＯＳ電界効果トランジスタ、例えば
後述する図６で言えば、ｎＭＯＳトランジスタ１とｐＭ
ＯＳトランジスタ２のドレイン端を互いに接続し、一方
の極性のｎＭＯＳトランジスタ１のゲート端に定電圧Ｖ
ＢＢｎを印加し、バックゲートに集積回路の基板電圧Ｖ
sub を入力してなる第１の増幅回路すなわちインバータ
３ａと、一対の相補型ＭＯＳ電界効果トランジスタ１
１，２２のソース端を互いに接続してなる第２の増幅回
路すなわちソースフォロア６とからなり、このソースフ
ォロア６の一方の極性のｎＭＯＳトランジスタ１１のゲ
ート端に定電圧ＶＢＢｐを印加し、他方の極性のｐＭＯ
Ｓトランジスタ２２のゲート端に集積回路の基板電圧Ｖ
sub を入力し、前記互いに接続されたＭＯＳトランジス
タ１１，２２のソース端をインバータ３ａの他方の極性
のｐＭＯＳトランジスタ２のゲート端に接続し、インバ
ータ３ａの互いに接続されたドレイン端を基板雑音電圧
の出力端Ｖx とするように構成してもよい。
【００１１】さらにまた、本発明に係る基板電圧検出回
路は、一対の相補型ＭＯＳ電界効果トランジスタ、例え
ば後述する図７で言えば、ｎＭＯＳトランジスタ１とｐ
ＭＯＳトランジスタ２のドレイン端を互いに接続し、一
方の極性のｎＭＯＳトランジスタ１のバックゲートに集
積回路の基板電圧Ｖsub を入力し、他方の極性のｐＭＯ
Ｓトランジスタ２のゲート端に定電圧ＶＢＢ１を印加し
てなる第１の増幅回路すなわちインバータ３ｂと、一対
の相補型ＭＯＳ電界効果トランジスタ１１，２２のソー
ス端を互いに接続してなる第２の増幅回路すなわちソー
スフォロア６ａとからなり、このソースフォロア６ａの
一方の極性のｎＭＯＳトランジスタ１１のゲート端に定
電圧ＶＢＢ１を印加し、他方の極性のｐＭＯＳトランジ
スタ２２のゲート端に集積回路の基板電圧Ｖsub を入力
し、前記互いに接続されたＭＯＳトランジスタのソース
端Ｖy1をインバータ３ｂの一方の極性のｎＭＯＳトラン
ジスタ１のゲート端に接続し、インバータ３ｂの互いに
接続されたドレイン端を基板雑音電圧の出力端Ｖx とす
るように構成することもできる。
路は、一対の相補型ＭＯＳ電界効果トランジスタ、例え
ば後述する図７で言えば、ｎＭＯＳトランジスタ１とｐ
ＭＯＳトランジスタ２のドレイン端を互いに接続し、一
方の極性のｎＭＯＳトランジスタ１のバックゲートに集
積回路の基板電圧Ｖsub を入力し、他方の極性のｐＭＯ
Ｓトランジスタ２のゲート端に定電圧ＶＢＢ１を印加し
てなる第１の増幅回路すなわちインバータ３ｂと、一対
の相補型ＭＯＳ電界効果トランジスタ１１，２２のソー
ス端を互いに接続してなる第２の増幅回路すなわちソー
スフォロア６ａとからなり、このソースフォロア６ａの
一方の極性のｎＭＯＳトランジスタ１１のゲート端に定
電圧ＶＢＢ１を印加し、他方の極性のｐＭＯＳトランジ
スタ２２のゲート端に集積回路の基板電圧Ｖsub を入力
し、前記互いに接続されたＭＯＳトランジスタのソース
端Ｖy1をインバータ３ｂの一方の極性のｎＭＯＳトラン
ジスタ１のゲート端に接続し、インバータ３ｂの互いに
接続されたドレイン端を基板雑音電圧の出力端Ｖx とす
るように構成することもできる。
【００１２】また、本発明に係る基板電圧検出回路は、
一対の相補型ＭＯＳ電界効果トランジスタ、例えば後述
する図８で言えば、ｎＭＯＳトランジスタ１とｐＭＯＳ
トランジスタ２のドレイン端を互いに接続し、一方の極
性のｎＭＯＳトランジスタ１のバックゲートに集積回路
の基板電圧Ｖsub を入力し、他方の極性のｐＭＯＳトラ
ンジスタ２のゲート端に定電圧ＶＢＢ１を印加してなる
第１の増幅回路すなわちインバータ３ｂと、他方の極性
の２つのｐＭＯＳトランジスタ２１，２２を直列接続し
てなる第２の増幅回路すなわちソースフォロア７ａとか
らなり、このソースフォロア７ａの一方のｐＭＯＳトラ
ンジスタ２２のゲート端には集積回路の基板電圧Ｖsub
を入力し、他方のｐＭＯＳトランジスタ２１のゲート端
は直列接続点に接続すると共にインバータ３ｂの一方の
極性のｎＭＯＳトランジスタ１のゲート端に接続し、イ
ンバータ３ｂの互いに接続されたドレイン端を基板雑音
電圧の出力端Ｖx とするように構成してもよい。
一対の相補型ＭＯＳ電界効果トランジスタ、例えば後述
する図８で言えば、ｎＭＯＳトランジスタ１とｐＭＯＳ
トランジスタ２のドレイン端を互いに接続し、一方の極
性のｎＭＯＳトランジスタ１のバックゲートに集積回路
の基板電圧Ｖsub を入力し、他方の極性のｐＭＯＳトラ
ンジスタ２のゲート端に定電圧ＶＢＢ１を印加してなる
第１の増幅回路すなわちインバータ３ｂと、他方の極性
の２つのｐＭＯＳトランジスタ２１，２２を直列接続し
てなる第２の増幅回路すなわちソースフォロア７ａとか
らなり、このソースフォロア７ａの一方のｐＭＯＳトラ
ンジスタ２２のゲート端には集積回路の基板電圧Ｖsub
を入力し、他方のｐＭＯＳトランジスタ２１のゲート端
は直列接続点に接続すると共にインバータ３ｂの一方の
極性のｎＭＯＳトランジスタ１のゲート端に接続し、イ
ンバータ３ｂの互いに接続されたドレイン端を基板雑音
電圧の出力端Ｖx とするように構成してもよい。
【００１３】そして、本発明に係る基板雑音検出回路
は、前記いずれかの基板電圧検出回路と、この基板電圧
検出回路の出力端電圧、例えば後述する図１で言えば、
出力端Ｖxの電圧をサンプル・ホールドするＭＯＳスイ
ッチＳＷａ およびキャパシタＣ１からなる第１の回路
と、基準電圧Ｖref をサンプル・ホールドするＭＯＳス
イッチＳＷｂおよびキャパシタＣ２からなる第２の回路
と、この第１および第２の回路の出力電圧の差を増幅す
る回路すなわち差動増幅回路４とから構成することを特
徴とするものである。
は、前記いずれかの基板電圧検出回路と、この基板電圧
検出回路の出力端電圧、例えば後述する図１で言えば、
出力端Ｖxの電圧をサンプル・ホールドするＭＯＳスイ
ッチＳＷａ およびキャパシタＣ１からなる第１の回路
と、基準電圧Ｖref をサンプル・ホールドするＭＯＳス
イッチＳＷｂおよびキャパシタＣ２からなる第２の回路
と、この第１および第２の回路の出力電圧の差を増幅す
る回路すなわち差動増幅回路４とから構成することを特
徴とするものである。
【００１４】また、本発明に係る基板雑音検出回路は、
前記いずれかの基板電圧検出回路と、この基板電圧検出
回路の出力端電圧、例えば後述する図３で言えば、出力
端Ｖx の電圧を入力とする第１のＭＯＳスイッチＳＷa1
と、基準電圧Ｖref を入力とする第２のＭＯＳスイッチ
ＳＷb1と、この第１及び第２のＭＯＳスイッチＳＷa1，
ＳＷb1の出力端を一端に接続したキャパシタＣc と、こ
のキャパシタＣc の他端を入力端に接続したインバータ
４ａと、このインバータ４ａの入出力間に接続された第
３のスイッチＳＷz とからなり、この第３のスイッチＳ
Ｗz のオン・オフに同期して第１及び第２のＭＯＳスイ
ッチＳＷa1，ＳＷb1を交互にオン・オフして、第１及び
第２のＭＯＳスイッチＳＷa1，ＳＷb1の出力電圧の差を
増幅する構成としてもよい。
前記いずれかの基板電圧検出回路と、この基板電圧検出
回路の出力端電圧、例えば後述する図３で言えば、出力
端Ｖx の電圧を入力とする第１のＭＯＳスイッチＳＷa1
と、基準電圧Ｖref を入力とする第２のＭＯＳスイッチ
ＳＷb1と、この第１及び第２のＭＯＳスイッチＳＷa1，
ＳＷb1の出力端を一端に接続したキャパシタＣc と、こ
のキャパシタＣc の他端を入力端に接続したインバータ
４ａと、このインバータ４ａの入出力間に接続された第
３のスイッチＳＷz とからなり、この第３のスイッチＳ
Ｗz のオン・オフに同期して第１及び第２のＭＯＳスイ
ッチＳＷa1，ＳＷb1を交互にオン・オフして、第１及び
第２のＭＯＳスイッチＳＷa1，ＳＷb1の出力電圧の差を
増幅する構成としてもよい。
【００１５】
【発明の実施の形態】次に、本発明に係る基板電圧検出
回路及びこれを用いた基板雑音検出回路の実施の形態に
つき、具体的な実施例を用いて添付図面を参照しながら
以下詳細に説明する。なお、以下の実施例を説明するた
めの全図において、同一構成部分には同一の参照符号を
付し、その繰り返しの説明は省略する。
回路及びこれを用いた基板雑音検出回路の実施の形態に
つき、具体的な実施例を用いて添付図面を参照しながら
以下詳細に説明する。なお、以下の実施例を説明するた
めの全図において、同一構成部分には同一の参照符号を
付し、その繰り返しの説明は省略する。
【００１６】＜実施例１＞図１は、本発明に係る基板電
圧検出回路及びこれを用いた基板雑音検出回路の一実施
例を示す回路図である。図１において、参照符号１はｐ
型基板Ｐ-subに形成したｎＭＯＳトランジスタを示し、
このｎＭＯＳトランジスタ１と、ｎ型ウェルＮ-well 内
に形成したｐＭＯＳトランジスタ２のドレイン同士を直
列に接続する。そして、ｎＭＯＳトランジスタ１の入力
ゲートには一定のバイアス電圧ＶＢＢを印加し、ｐＭＯ
Ｓトランジスタ２の入力ゲート２ｇは基板Ｐ-subに接続
する（すなわち、基板電圧Ｖsub を印加する）。ｎＭＯ
Ｓトランジスタ１のバックゲートもｐ型基板Ｐ-subに接
続、すなわち基板電圧Ｖsub が印加されている。
圧検出回路及びこれを用いた基板雑音検出回路の一実施
例を示す回路図である。図１において、参照符号１はｐ
型基板Ｐ-subに形成したｎＭＯＳトランジスタを示し、
このｎＭＯＳトランジスタ１と、ｎ型ウェルＮ-well 内
に形成したｐＭＯＳトランジスタ２のドレイン同士を直
列に接続する。そして、ｎＭＯＳトランジスタ１の入力
ゲートには一定のバイアス電圧ＶＢＢを印加し、ｐＭＯ
Ｓトランジスタ２の入力ゲート２ｇは基板Ｐ-subに接続
する（すなわち、基板電圧Ｖsub を印加する）。ｎＭＯ
Ｓトランジスタ１のバックゲートもｐ型基板Ｐ-subに接
続、すなわち基板電圧Ｖsub が印加されている。
【００１７】このようにｎＭＯＳトランジスタ１とｐＭ
ＯＳトランジスタ２が接続された本実施例の基板電圧検
出回路は、それぞれのゲートを入力端、接続されたドレ
インを出力端Ｖx とするインバータ３とみなすことがで
きる。なお、以下の説明において、Ｖx については、出
力端を示す以外に、その出力端の電圧をも示すものとす
る。
ＯＳトランジスタ２が接続された本実施例の基板電圧検
出回路は、それぞれのゲートを入力端、接続されたドレ
インを出力端Ｖx とするインバータ３とみなすことがで
きる。なお、以下の説明において、Ｖx については、出
力端を示す以外に、その出力端の電圧をも示すものとす
る。
【００１８】いま、基板電圧に基板雑音ｖsub が生ずる
と、ｎＭＯＳトランジスタ１のバックゲートからは、近
似的に、（−ｇｍb1・ｒp ）ｖsub で表される雑音電圧
ｖ１が発生する。さらに、同じくｐＭＯＳトランジスタ
２の入力ゲート２g からは、（−ｇｍ2・ｒp）ｖsub で
表される雑音電圧ｖ２が発生する。出力端Ｖx には、こ
れらの雑音電圧ｖ１，ｖ２が加算された基板雑音電圧が
発生する。従って、インバータ３により雑音電圧を含む
基板電圧Ｖsub を検出することができる。ここで、ｇｍ
b1はｎＭＯＳトランジスタ１の基板に関する相互コンダ
クタンス、ｇｍ2 はｐＭＯＳトランジスタ２の相互コン
ダクタンス、ｒp は等価的な出力抵抗であり、簡単のた
めリアクタンス成分は省略した。
と、ｎＭＯＳトランジスタ１のバックゲートからは、近
似的に、（−ｇｍb1・ｒp ）ｖsub で表される雑音電圧
ｖ１が発生する。さらに、同じくｐＭＯＳトランジスタ
２の入力ゲート２g からは、（−ｇｍ2・ｒp）ｖsub で
表される雑音電圧ｖ２が発生する。出力端Ｖx には、こ
れらの雑音電圧ｖ１，ｖ２が加算された基板雑音電圧が
発生する。従って、インバータ３により雑音電圧を含む
基板電圧Ｖsub を検出することができる。ここで、ｇｍ
b1はｎＭＯＳトランジスタ１の基板に関する相互コンダ
クタンス、ｇｍ2 はｐＭＯＳトランジスタ２の相互コン
ダクタンス、ｒp は等価的な出力抵抗であり、簡単のた
めリアクタンス成分は省略した。
【００１９】次に、この基板電圧検出回路として動作す
るインバータ３と、ＭＯＳスイッチＳＷa ，ＳＷb と、
容量Ｃ１，Ｃ２と、差動増幅回路４と、ラッチ回路５と
から構成される本実施例の基板雑音検出回路の動作につ
いて説明する。
るインバータ３と、ＭＯＳスイッチＳＷa ，ＳＷb と、
容量Ｃ１，Ｃ２と、差動増幅回路４と、ラッチ回路５と
から構成される本実施例の基板雑音検出回路の動作につ
いて説明する。
【００２０】上記雑音電圧ｖ１，ｖ２が重畳された基板
電圧を出力する出力端の電圧Ｖx すなわち基板雑音電圧
の直流レベルは、バイアス電圧ＶＢＢにより電源電圧Ｖ
ddとＶssの範囲で可変にでき、ＭＯＳスイッチＳＷa の
入力電圧範囲に調節できる。この基板雑音電圧Ｖx は、
ＭＯＳスイッチＳＷa を通して、容量Ｃ１にサンプル・
ホールドすることが可能になる。ＭＯＳスイッチＳＷa
はｎＭＯＳトランジスタからなるスイッチＳＷn とｐＭ
ＯＳトランジスタからなるスイッチＳＷp で構成され、
スイッチＳＷn，ＳＷpはそれぞれゲート電圧Ｖgn，Ｖgp
によって、オン・オフ制御される。
電圧を出力する出力端の電圧Ｖx すなわち基板雑音電圧
の直流レベルは、バイアス電圧ＶＢＢにより電源電圧Ｖ
ddとＶssの範囲で可変にでき、ＭＯＳスイッチＳＷa の
入力電圧範囲に調節できる。この基板雑音電圧Ｖx は、
ＭＯＳスイッチＳＷa を通して、容量Ｃ１にサンプル・
ホールドすることが可能になる。ＭＯＳスイッチＳＷa
はｎＭＯＳトランジスタからなるスイッチＳＷn とｐＭ
ＯＳトランジスタからなるスイッチＳＷp で構成され、
スイッチＳＷn，ＳＷpはそれぞれゲート電圧Ｖgn，Ｖgp
によって、オン・オフ制御される。
【００２１】同様に、基準電圧Ｖref もＭＯＳスイッチ
ＳＷb を介して容量Ｃ２にサンプル・ホールドされる。
ＭＯＳスイッチＳＷb もＭＯＳスイッチＳＷa と同様に
スイッチＳＷn，ＳＷpで構成され、それぞれゲート電圧
Ｖgn，Ｖgpでオン・オフ制御する。サンプル・ホールド
した出力端の電圧Ｖx と基準電圧Ｖref は、利得Ｇvを
有する差動増幅回路４に入力されて、増幅され、出力端
にＧv（Ｖx −Ｖref）で表される電圧Ｖout として出力
される。この出力電圧Ｖout はラッチ回路５を駆動し、
ラッチ回路５は出力電圧Ｖout に応じた所定のデジタル
値Ｑを格納し、出力する。
ＳＷb を介して容量Ｃ２にサンプル・ホールドされる。
ＭＯＳスイッチＳＷb もＭＯＳスイッチＳＷa と同様に
スイッチＳＷn，ＳＷpで構成され、それぞれゲート電圧
Ｖgn，Ｖgpでオン・オフ制御する。サンプル・ホールド
した出力端の電圧Ｖx と基準電圧Ｖref は、利得Ｇvを
有する差動増幅回路４に入力されて、増幅され、出力端
にＧv（Ｖx −Ｖref）で表される電圧Ｖout として出力
される。この出力電圧Ｖout はラッチ回路５を駆動し、
ラッチ回路５は出力電圧Ｖout に応じた所定のデジタル
値Ｑを格納し、出力する。
【００２２】図２に、上記の動作のタイミングを示す。
図２に示すように、期間Ｔ１でＭＯＳスイッチＳＷa，
ＳＷbを構成する各スイッチＳＷn ，ＳＷp のゲート電
圧Ｖgn，Ｖgpが、それぞれハイ（High）レベル、ロー
（Low ）レベルとなって、オンとなる。このときインバ
ータ３の出力端の基板雑音電圧Ｖx と基準電圧Ｖref
が、ＭＯＳスイッチＳＷa，ＳＷbから容量Ｃ１，Ｃ２に
それぞれサンプルされ、続く期間Ｔ２でＭＯＳスイッチ
ＳＷa，ＳＷbがオフとなって、ホールドされる。このと
きスイッチＳＷn，ＳＷpのゲート電圧Ｖgn，Ｖgpは、逆
にローレベル、ハイレベルになっている。さらに、ホー
ルド電圧は差動増幅回路４で増幅され、その出力電圧Ｖ
out は制御クロック信号Ｖckによって期間Ｔ３でラッチ
回路５に格納され、デジタル値Ｑを出力する。
図２に示すように、期間Ｔ１でＭＯＳスイッチＳＷa，
ＳＷbを構成する各スイッチＳＷn ，ＳＷp のゲート電
圧Ｖgn，Ｖgpが、それぞれハイ（High）レベル、ロー
（Low ）レベルとなって、オンとなる。このときインバ
ータ３の出力端の基板雑音電圧Ｖx と基準電圧Ｖref
が、ＭＯＳスイッチＳＷa，ＳＷbから容量Ｃ１，Ｃ２に
それぞれサンプルされ、続く期間Ｔ２でＭＯＳスイッチ
ＳＷa，ＳＷbがオフとなって、ホールドされる。このと
きスイッチＳＷn，ＳＷpのゲート電圧Ｖgn，Ｖgpは、逆
にローレベル、ハイレベルになっている。さらに、ホー
ルド電圧は差動増幅回路４で増幅され、その出力電圧Ｖ
out は制御クロック信号Ｖckによって期間Ｔ３でラッチ
回路５に格納され、デジタル値Ｑを出力する。
【００２３】バイアス電圧ＶＢＢを適当に設定し、基板
雑音ｖsub がないときのインバータ３の出力端電圧Ｖx
が基準電圧Ｖref と等しくなるようにすると、差動増幅
回路４の入力電圧の差動成分はゼロ電圧に初期設定され
る。
雑音ｖsub がないときのインバータ３の出力端電圧Ｖx
が基準電圧Ｖref と等しくなるようにすると、差動増幅
回路４の入力電圧の差動成分はゼロ電圧に初期設定され
る。
【００２４】次に、出力端電圧Ｖx に基板雑音ｖsub に
より生じる雑音電圧ｖ１とｖ２が含まれていると、差動
増幅回路４はこれを増幅し、出力電圧Ｖout を出力す
る。このとき、制御クロック信号Ｖckによってラッチ回
路５を駆動すると、基板雑音に対応したデジタル値Ｑが
格納され、出力される。
より生じる雑音電圧ｖ１とｖ２が含まれていると、差動
増幅回路４はこれを増幅し、出力電圧Ｖout を出力す
る。このとき、制御クロック信号Ｖckによってラッチ回
路５を駆動すると、基板雑音に対応したデジタル値Ｑが
格納され、出力される。
【００２５】基板電圧検出回路を構成する本実施例のイ
ンバータ３は、ｎＭＯＳトランジスタ１のバックゲート
とｐＭＯＳトランジスタのゲート２ｇの両方に基板電圧
Ｖsub を入力する構成としたことにより、出力端Ｖx に
は前述したそれぞれの雑音電圧ｖ１（＝−ｇｍb1 ・ｒp
・ｖsub）とｖ２（＝−ｇｍ2・ｒp・ｖsub）を同相で加
算できる結果、基板雑音ｖsub の検出感度を高めること
ができる。
ンバータ３は、ｎＭＯＳトランジスタ１のバックゲート
とｐＭＯＳトランジスタのゲート２ｇの両方に基板電圧
Ｖsub を入力する構成としたことにより、出力端Ｖx に
は前述したそれぞれの雑音電圧ｖ１（＝−ｇｍb1 ・ｒp
・ｖsub）とｖ２（＝−ｇｍ2・ｒp・ｖsub）を同相で加
算できる結果、基板雑音ｖsub の検出感度を高めること
ができる。
【００２６】上記基板電圧検出回路を用いた本実施例の
基板雑音検出回路は、出力のデジタル値Ｑに応じて基準
電圧Ｖref にフィードバックをかけ、基板雑音電圧に等
しい電圧値Ｖref に保つように制御することができる。
この場合、制御された基準電圧が基板雑音をモニタする
ことになる。これを用いて、ＣＭＯＳ集積回路の基板雑
音を実際に把握し、検出した基板雑音の大きさに応じ
て、アナログ回路の動作の停止あるいは開始などのタイ
ミング制御を行って、基板雑音がアナログ回路の動作へ
影響を及ぼすのを回避することが可能である。これによ
り、アナログ・デジタル混在集積回路のアナログ回路動
作の安定化やアナログ性能（精度）の向上を図ることが
できる。
基板雑音検出回路は、出力のデジタル値Ｑに応じて基準
電圧Ｖref にフィードバックをかけ、基板雑音電圧に等
しい電圧値Ｖref に保つように制御することができる。
この場合、制御された基準電圧が基板雑音をモニタする
ことになる。これを用いて、ＣＭＯＳ集積回路の基板雑
音を実際に把握し、検出した基板雑音の大きさに応じ
て、アナログ回路の動作の停止あるいは開始などのタイ
ミング制御を行って、基板雑音がアナログ回路の動作へ
影響を及ぼすのを回避することが可能である。これによ
り、アナログ・デジタル混在集積回路のアナログ回路動
作の安定化やアナログ性能（精度）の向上を図ることが
できる。
【００２７】＜実施例２＞図３は、本発明に係る基板検
出回路及びこれを用いた基板雑音検出回路の別の実施例
を示す回路図である。図３において、ｐ型基板Ｐ-subに
形成したｎＭＯＳトランジスタ１と、ｎ型ウェルＮ-wel
l 内に形成したｐＭＯＳトランジスタ２のソース同士を
直列に接続し、ｎＭＯＳトランジスタ１の入力ゲートに
は一定のバイアス電圧ＶＢＢ１を印加し、ｐＭＯＳトラ
ンジスタ２の入力ゲート２ｇには基板電圧Ｖsub を印
加、すなわちｐ型基板Ｐ-subに接続する。ｎＭＯＳトラ
ンジスタ１のバックゲートはｐ型基板Ｐ-subに接続され
ている。
出回路及びこれを用いた基板雑音検出回路の別の実施例
を示す回路図である。図３において、ｐ型基板Ｐ-subに
形成したｎＭＯＳトランジスタ１と、ｎ型ウェルＮ-wel
l 内に形成したｐＭＯＳトランジスタ２のソース同士を
直列に接続し、ｎＭＯＳトランジスタ１の入力ゲートに
は一定のバイアス電圧ＶＢＢ１を印加し、ｐＭＯＳトラ
ンジスタ２の入力ゲート２ｇには基板電圧Ｖsub を印
加、すなわちｐ型基板Ｐ-subに接続する。ｎＭＯＳトラ
ンジスタ１のバックゲートはｐ型基板Ｐ-subに接続され
ている。
【００２８】このように、ｎＭＯＳトランジスタ１とｐ
ＭＯＳトランジスタ２のソース同士が接続された本実施
例の基板電圧検出回路は、ｎＭＯＳトランジスタまたは
ｐＭＯＳトランジスタのゲートを入力端、互いに接続さ
れたソースを出力端とするソースフォロア６とみなすこ
とができる。
ＭＯＳトランジスタ２のソース同士が接続された本実施
例の基板電圧検出回路は、ｎＭＯＳトランジスタまたは
ｐＭＯＳトランジスタのゲートを入力端、互いに接続さ
れたソースを出力端とするソースフォロア６とみなすこ
とができる。
【００２９】いま、基板電圧に基板雑音ｖsub が生ずる
と、ｎＭＯＳトランジスタ１のバックゲートからは、近
似的に（ｇｍb1・ｒp ）ｖsub で表される雑音電圧ｖ１
a が発生する。さらに、同じくｐＭＯＳトランジスタ２
の入力ゲート２ｇからは、（ｇｍ2・ｒp）ｖsub で表さ
れる雑音電圧ｖ２a が発生する。出力端Ｖx には、これ
らの雑音電圧ｖ１a ，ｖ２a が加算された基板雑音電圧
が発生する。従って、ソースフォロア６により、雑音電
圧を含む基板電圧Ｖsub を検出することができる。ここ
で、ｇｍb1はｎＭＯＳトランジスタ１の基板に関する相
互コンダクタンス、ｇｍ2 はｐＭＯＳトランジスタ２の
相互コンダクタンス、ｒp は等価的な出力抵抗であり、
簡単のためリアクタンス成分は省略した。
と、ｎＭＯＳトランジスタ１のバックゲートからは、近
似的に（ｇｍb1・ｒp ）ｖsub で表される雑音電圧ｖ１
a が発生する。さらに、同じくｐＭＯＳトランジスタ２
の入力ゲート２ｇからは、（ｇｍ2・ｒp）ｖsub で表さ
れる雑音電圧ｖ２a が発生する。出力端Ｖx には、これ
らの雑音電圧ｖ１a ，ｖ２a が加算された基板雑音電圧
が発生する。従って、ソースフォロア６により、雑音電
圧を含む基板電圧Ｖsub を検出することができる。ここ
で、ｇｍb1はｎＭＯＳトランジスタ１の基板に関する相
互コンダクタンス、ｇｍ2 はｐＭＯＳトランジスタ２の
相互コンダクタンス、ｒp は等価的な出力抵抗であり、
簡単のためリアクタンス成分は省略した。
【００３０】次に、この基板電圧検出回路として動作す
るソースフォロア６と、ＭＯＳスイッチＳＷa1，ＳＷb1
と、容量Ｃc と、スイッチＳＷz と、インバータ４ａ
と、ラッチ回路５から構成される本実施例の基板雑音検
出回路の動作について説明する。
るソースフォロア６と、ＭＯＳスイッチＳＷa1，ＳＷb1
と、容量Ｃc と、スイッチＳＷz と、インバータ４ａ
と、ラッチ回路５から構成される本実施例の基板雑音検
出回路の動作について説明する。
【００３１】基板雑音が重畳された出力端Ｖx すなわち
基板雑音電圧の直流レベルはバイアス電圧ＶＢＢ１によ
り調節でき、ｐＭＯＳトランジスタからなるＭＯＳスイ
ッチＳＷa1の入力電圧範囲に設定できる。これにより、
基板雑音電圧Ｖx はＭＯＳスイッチＳＷa1を通して、容
量Ｃc に入力することが可能になる。ＭＯＳスイッチＳ
Ｗa1は、ゲート電圧Ｖgpa によってオン・オフ制御され
る。同様に、基準電圧Ｖref も、ゲート電圧Ｖgpb で制
御されるｐＭＯＳスイッチＳＷb1を通して容量Ｃc に印
加される。
基板雑音電圧の直流レベルはバイアス電圧ＶＢＢ１によ
り調節でき、ｐＭＯＳトランジスタからなるＭＯＳスイ
ッチＳＷa1の入力電圧範囲に設定できる。これにより、
基板雑音電圧Ｖx はＭＯＳスイッチＳＷa1を通して、容
量Ｃc に入力することが可能になる。ＭＯＳスイッチＳ
Ｗa1は、ゲート電圧Ｖgpa によってオン・オフ制御され
る。同様に、基準電圧Ｖref も、ゲート電圧Ｖgpb で制
御されるｐＭＯＳスイッチＳＷb1を通して容量Ｃc に印
加される。
【００３２】出力端電圧Ｖx と基準電圧Ｖref とは、利
得Ｇvaを有するインバータ４ａによって増幅され、出力
端にＧva（Ｖref −Ｖx ）で表される電圧Ｖout として
出力される。この出力電圧Ｖout はラッチ回路５を駆動
し、ラッチ回路５は出力電圧Ｖout に応じた所定のデジ
タル値Ｑを格納し、出力する。
得Ｇvaを有するインバータ４ａによって増幅され、出力
端にＧva（Ｖref −Ｖx ）で表される電圧Ｖout として
出力される。この出力電圧Ｖout はラッチ回路５を駆動
し、ラッチ回路５は出力電圧Ｖout に応じた所定のデジ
タル値Ｑを格納し、出力する。
【００３３】図４に、上記の動作のタイミングを示す。
図４に示すように、期間Ｔ１でゲート電圧Ｖgpa がロー
レベルになって、ＭＯＳスイッチＳＷa1はオンとなる。
このとき、ソースフォロア６の出力端の基板雑音電圧Ｖ
x が、ＭＯＳスイッチＳＷa1から容量Ｃc にサンプルさ
れる。また、スイッチＳＷz は制御クロック信号Ｖswz
によってオンとなり、インバータ４ａは入出力端がショ
ートされ、ゼロ状態にリセットされる。続く期間Ｔ２
で、スイッチＳＷz がオフとなって、インバータ４ａは
入出力端が開放され高感度増幅状態になる。
図４に示すように、期間Ｔ１でゲート電圧Ｖgpa がロー
レベルになって、ＭＯＳスイッチＳＷa1はオンとなる。
このとき、ソースフォロア６の出力端の基板雑音電圧Ｖ
x が、ＭＯＳスイッチＳＷa1から容量Ｃc にサンプルさ
れる。また、スイッチＳＷz は制御クロック信号Ｖswz
によってオンとなり、インバータ４ａは入出力端がショ
ートされ、ゼロ状態にリセットされる。続く期間Ｔ２
で、スイッチＳＷz がオフとなって、インバータ４ａは
入出力端が開放され高感度増幅状態になる。
【００３４】このとき、ＭＯＳスイッチＳＷa1がオフ
し、代わりにＭＯＳスイッチＳＷb1がオンして基準電圧
Ｖref が容量Ｃc に入力されると、容量Ｃc の端子電圧
変化（Ｖref−Ｖx ）はインバータ４ａに伝達され、Ｇv
a倍に増幅される。インバータ４ａの出力電圧Ｖout
は、制御クロック信号Ｖckによって期間Ｔ３でラッチ回
路５に格納され、デジタル値Ｑを出力する。この出力Ｑ
は、ソースフォロア６によって検出された基板雑音ｖsu
b に対応したデジタル値になる。
し、代わりにＭＯＳスイッチＳＷb1がオンして基準電圧
Ｖref が容量Ｃc に入力されると、容量Ｃc の端子電圧
変化（Ｖref−Ｖx ）はインバータ４ａに伝達され、Ｇv
a倍に増幅される。インバータ４ａの出力電圧Ｖout
は、制御クロック信号Ｖckによって期間Ｔ３でラッチ回
路５に格納され、デジタル値Ｑを出力する。この出力Ｑ
は、ソースフォロア６によって検出された基板雑音ｖsu
b に対応したデジタル値になる。
【００３５】基板電圧検出回路を構成する本実施例のソ
ースフォロア６は、ｎＭＯＳトランジスタ１のバックゲ
ートとｐＭＯＳトランジスタのゲート２ｇの両方に基板
電圧Ｖsub を入力する構成としたことにより、出力端Ｖ
x には前述したそれぞれの雑音電圧ｖ１a （＝ｇｍb1・
ｒp・ｖsub）とｖ２a （＝ｇｍ2 ・ｒp・ｖsub）を同相
で加算できる結果、基板雑音ｖsub の検出感度を高める
ことができる。
ースフォロア６は、ｎＭＯＳトランジスタ１のバックゲ
ートとｐＭＯＳトランジスタのゲート２ｇの両方に基板
電圧Ｖsub を入力する構成としたことにより、出力端Ｖ
x には前述したそれぞれの雑音電圧ｖ１a （＝ｇｍb1・
ｒp・ｖsub）とｖ２a （＝ｇｍ2 ・ｒp・ｖsub）を同相
で加算できる結果、基板雑音ｖsub の検出感度を高める
ことができる。
【００３６】＜実施例３＞図５は、本発明に係る基板電
圧検出回路の別の実施例を示す回路図である。図５にお
いて、ドレイン同士が直列接続されたｎＭＯＳトランジ
スタ１とｐＭＯＳトランジスタ２は、図１のインバータ
３と同様に、インバータ３ａを構成する。ｎＭＯＳトラ
ンジスタ１のゲートにはバイアス電圧ＶＢＢを供給し、
ｐＭＯＳトランジスタ２のゲートには、ｐＭＯＳトラン
ジスタ２１，２２を直列して構成したソースフォロア７
の出力端Ｖy の電圧が供給される。なお、以下の説明に
おいて、Ｖy については、出力端を示す以外に、その出
力端の電圧をも示すものとする。ソースフォロア７のｐ
ＭＯＳトランジスタ２２のゲート２ｈは、基板Ｐ-subに
接続して基板雑音ｖsub を含む基板電圧Ｖsub を検出
し、出力端Ｖy に供給する。
圧検出回路の別の実施例を示す回路図である。図５にお
いて、ドレイン同士が直列接続されたｎＭＯＳトランジ
スタ１とｐＭＯＳトランジスタ２は、図１のインバータ
３と同様に、インバータ３ａを構成する。ｎＭＯＳトラ
ンジスタ１のゲートにはバイアス電圧ＶＢＢを供給し、
ｐＭＯＳトランジスタ２のゲートには、ｐＭＯＳトラン
ジスタ２１，２２を直列して構成したソースフォロア７
の出力端Ｖy の電圧が供給される。なお、以下の説明に
おいて、Ｖy については、出力端を示す以外に、その出
力端の電圧をも示すものとする。ソースフォロア７のｐ
ＭＯＳトランジスタ２２のゲート２ｈは、基板Ｐ-subに
接続して基板雑音ｖsub を含む基板電圧Ｖsub を検出
し、出力端Ｖy に供給する。
【００３７】このように構成した本実施例の基板電圧検
出回路において、インバータ３ａはｎＭＯＳトランジス
タ１のバックゲートから基板雑音ｖsub を含む基板電圧
Ｖsub を検出するほか、ソースフォロア７で検出した基
板雑音ｖsub を含む基板電圧Ｖsub をインバータ３ａで
増幅し、これらを加算して出力端Ｖx に出力する。
出回路において、インバータ３ａはｎＭＯＳトランジス
タ１のバックゲートから基板雑音ｖsub を含む基板電圧
Ｖsub を検出するほか、ソースフォロア７で検出した基
板雑音ｖsub を含む基板電圧Ｖsub をインバータ３ａで
増幅し、これらを加算して出力端Ｖx に出力する。
【００３８】そして、出力端から出力される基板雑音電
圧Ｖx を、図１（あるいは図３）に示した実施例の基板
電圧検出回路の出力端電圧Ｖx の代わりに接続して、Ｍ
ＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量Ｃ
１（あるいはＣc ）にサンプル・ホールドし、増幅回路
４（あるいは４ａ）を通してラッチ回路５に導くことに
より基板雑音検出回路を得ることができる。
圧Ｖx を、図１（あるいは図３）に示した実施例の基板
電圧検出回路の出力端電圧Ｖx の代わりに接続して、Ｍ
ＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量Ｃ
１（あるいはＣc ）にサンプル・ホールドし、増幅回路
４（あるいは４ａ）を通してラッチ回路５に導くことに
より基板雑音検出回路を得ることができる。
【００３９】＜実施例４＞図６は、本発明に係る基板電
圧検出回路のさらに別の実施例を示す回路図である。図
６において、ドレイン同士を直列に接続したｎＭＯＳト
ランジスタ１とｐＭＯＳトランジスタ２はインバータ３
ａを構成し、ｎＭＯＳトランジスタ１のゲートにはバイ
アス電圧ＶＢＢｎを供給する。一方、ソース同士を接続
したｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ
２２はソースフォロア６を構成し、ｎＭＯＳトランジス
タ１１のゲートにはバイアス電圧ＶＢＢｐを印加する。
圧検出回路のさらに別の実施例を示す回路図である。図
６において、ドレイン同士を直列に接続したｎＭＯＳト
ランジスタ１とｐＭＯＳトランジスタ２はインバータ３
ａを構成し、ｎＭＯＳトランジスタ１のゲートにはバイ
アス電圧ＶＢＢｎを供給する。一方、ソース同士を接続
したｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ
２２はソースフォロア６を構成し、ｎＭＯＳトランジス
タ１１のゲートにはバイアス電圧ＶＢＢｐを印加する。
【００４０】ｐＭＯＳトランジスタ２２のゲートは基板
Ｐ-subに接続されて基板雑音ｖsubを含む基板電圧Ｖsub
を検出し、ソースフォロア６の出力端Ｖy1に出力する。
Ｐ-subに接続されて基板雑音ｖsubを含む基板電圧Ｖsub
を検出し、ソースフォロア６の出力端Ｖy1に出力する。
【００４１】また、ｎＭＯＳトランジスタ１１はバック
ゲートから基板雑音ｖsub を含む基板電圧Ｖsub を検出
し、ソースフォロア６の出力端Ｖy1に出力する。これら
基板雑音の加算された出力端Ｖy1の電圧は、ｐＭＯＳト
ランジスタ２のゲートに入力され、インバータ３ａで増
幅されて出力端Ｖx に出力される。
ゲートから基板雑音ｖsub を含む基板電圧Ｖsub を検出
し、ソースフォロア６の出力端Ｖy1に出力する。これら
基板雑音の加算された出力端Ｖy1の電圧は、ｐＭＯＳト
ランジスタ２のゲートに入力され、インバータ３ａで増
幅されて出力端Ｖx に出力される。
【００４２】このようにして検出したインバータ３ａの
出力端から出力される基板雑音電圧Ｖx を、前記実施例
３と同様に、図１（あるいは図３）に示した実施例の基
板電圧検出回路の出力端電圧Ｖx の代わりに接続して、
ＭＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量
Ｃ１（あるいはＣc ）にサンプル・ホールドし、増幅回
路４（あるいは４ａ）を通してラッチ回路５に導くこと
により基板雑音検出回路を得ることができる。
出力端から出力される基板雑音電圧Ｖx を、前記実施例
３と同様に、図１（あるいは図３）に示した実施例の基
板電圧検出回路の出力端電圧Ｖx の代わりに接続して、
ＭＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量
Ｃ１（あるいはＣc ）にサンプル・ホールドし、増幅回
路４（あるいは４ａ）を通してラッチ回路５に導くこと
により基板雑音検出回路を得ることができる。
【００４３】また、本実施例のインバータ３ａは、ｎＭ
ＯＳトランジスタ１のバックゲートで基板雑音ｖsub を
含む基板電圧Ｖsub を検出するほか、ソースフォロア６
で検出した基板雑音ｖsub を含む基板電圧Ｖsub をも増
幅するため、高い検出感度を得ることができる。
ＯＳトランジスタ１のバックゲートで基板雑音ｖsub を
含む基板電圧Ｖsub を検出するほか、ソースフォロア６
で検出した基板雑音ｖsub を含む基板電圧Ｖsub をも増
幅するため、高い検出感度を得ることができる。
【００４４】＜実施例５＞図７は、本発明に係る基板電
圧検出回路のまたさらに別の実施例を示す回路図であ
る。図７において、ドレイン同士が直列接続されたｎＭ
ＯＳトランジスタ１とｐＭＯＳトランジスタ２はインバ
ータ３ｂを構成し、ｐＭＯＳトランジスタ２のゲートに
はバイアス電圧ＶＢＢ１を印加する。一方、ｎＭＯＳト
ランジスタ１１とｐＭＯＳトランジスタ２２はソースフ
ォロア６ａを構成し、ｎＭＯＳトランジスタ１１にはバ
イアス電圧ＶＢＢ１を供給する。ｐＭＯＳトランジスタ
２２のゲート２ｈは基板に接続されて基板雑音ｖsub を
含む基板電圧Ｖsub を検出し、ソースフォロア６ａの出
力端Ｖy1に出力する。また、ｎＭＯＳトランジスタ１１
はバックゲートから基板雑音ｖsub を含む基板電圧Ｖsu
b を検出し、出力端Ｖy1に出力する。これら基板雑音の
加算された電圧Ｖy1はインバータ３ｂのｎＭＯＳトラン
ジスタ１のゲートに入力され、増幅されて出力端Ｖx に
出力される。
圧検出回路のまたさらに別の実施例を示す回路図であ
る。図７において、ドレイン同士が直列接続されたｎＭ
ＯＳトランジスタ１とｐＭＯＳトランジスタ２はインバ
ータ３ｂを構成し、ｐＭＯＳトランジスタ２のゲートに
はバイアス電圧ＶＢＢ１を印加する。一方、ｎＭＯＳト
ランジスタ１１とｐＭＯＳトランジスタ２２はソースフ
ォロア６ａを構成し、ｎＭＯＳトランジスタ１１にはバ
イアス電圧ＶＢＢ１を供給する。ｐＭＯＳトランジスタ
２２のゲート２ｈは基板に接続されて基板雑音ｖsub を
含む基板電圧Ｖsub を検出し、ソースフォロア６ａの出
力端Ｖy1に出力する。また、ｎＭＯＳトランジスタ１１
はバックゲートから基板雑音ｖsub を含む基板電圧Ｖsu
b を検出し、出力端Ｖy1に出力する。これら基板雑音の
加算された電圧Ｖy1はインバータ３ｂのｎＭＯＳトラン
ジスタ１のゲートに入力され、増幅されて出力端Ｖx に
出力される。
【００４５】このようにして検出したインバータ３ｂの
出力端から出力される基板雑音電圧Ｖx を、前記実施例
４と同様に、図１（あるいは図３）に示した実施例の基
板電圧検出回路の出力端電圧Ｖx の代わりに接続して、
ＭＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量
Ｃ１（あるいはＣc ）にサンプル・ホールドし、増幅回
路４（あるいは４ａ）を通してラッチ回路５に導くこと
により基板雑音検出回路を得ることができる。
出力端から出力される基板雑音電圧Ｖx を、前記実施例
４と同様に、図１（あるいは図３）に示した実施例の基
板電圧検出回路の出力端電圧Ｖx の代わりに接続して、
ＭＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量
Ｃ１（あるいはＣc ）にサンプル・ホールドし、増幅回
路４（あるいは４ａ）を通してラッチ回路５に導くこと
により基板雑音検出回路を得ることができる。
【００４６】また、本実施例のインバータ３ｂは、ｎＭ
ＯＳトランジスタ１のバックゲートで基板雑音ｖsub を
含む基板電圧Ｖsub を検出するほか、ソースフォロア６
ａで検出した基板雑音ｖsub を含む基板電圧Ｖsub をも
増幅するため、高い検出感度を得ることができる。
ＯＳトランジスタ１のバックゲートで基板雑音ｖsub を
含む基板電圧Ｖsub を検出するほか、ソースフォロア６
ａで検出した基板雑音ｖsub を含む基板電圧Ｖsub をも
増幅するため、高い検出感度を得ることができる。
【００４７】＜実施例６＞図８は、本発明に係る基板電
圧検出回路のまたさらに別の実施例を示す回路図であ
る。図８において、ドレイン同士が直列接続されたｎＭ
ＯＳトランジスタ１とｐＭＯＳトランジスタ２はインバ
ータ３ｂを構成し、ｐＭＯＳトランジスタ２のゲートに
はバイアス電圧ＶＢＢ１を印加する。一方、ｐＭＯＳト
ランジスタ２１とｐＭＯＳトランジスタ２２はソースフ
ォロア７ａを構成し、ｐＭＯＳトランジスタ２１のゲー
トはドレインに接続する。ｐＭＯＳトランジスタ２２の
ゲート２ｈは基板に接続されて基板雑音ｖsub を含む基
板電圧Ｖsub を検出し、ソースフォロア７ａの出力端Ｖ
y に出力する。この出力端電圧Ｖy はインバータ３ｂの
ｎＭＯＳトランジスタ１のゲートに入力され、増幅され
て出力端Ｖx に出力される。
圧検出回路のまたさらに別の実施例を示す回路図であ
る。図８において、ドレイン同士が直列接続されたｎＭ
ＯＳトランジスタ１とｐＭＯＳトランジスタ２はインバ
ータ３ｂを構成し、ｐＭＯＳトランジスタ２のゲートに
はバイアス電圧ＶＢＢ１を印加する。一方、ｐＭＯＳト
ランジスタ２１とｐＭＯＳトランジスタ２２はソースフ
ォロア７ａを構成し、ｐＭＯＳトランジスタ２１のゲー
トはドレインに接続する。ｐＭＯＳトランジスタ２２の
ゲート２ｈは基板に接続されて基板雑音ｖsub を含む基
板電圧Ｖsub を検出し、ソースフォロア７ａの出力端Ｖ
y に出力する。この出力端電圧Ｖy はインバータ３ｂの
ｎＭＯＳトランジスタ１のゲートに入力され、増幅され
て出力端Ｖx に出力される。
【００４８】このようにして検出したインバータ３ｂの
出力端から出力される基板雑音電圧Ｖx を、前記実施例
５と同様に、図１（あるいは図３）に示した実施例の基
板電圧検出回路の出力端電圧Ｖx の代わりに接続して、
ＭＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量
Ｃ１（あるいはＣc ）にサンプル・ホールドし、増幅回
路４（あるいは４ａ）を通してラッチ回路５に導くこと
により基板雑音検出回路を得ることができる。
出力端から出力される基板雑音電圧Ｖx を、前記実施例
５と同様に、図１（あるいは図３）に示した実施例の基
板電圧検出回路の出力端電圧Ｖx の代わりに接続して、
ＭＯＳスイッチＳＷa （あるいはＳＷa1）を介して容量
Ｃ１（あるいはＣc ）にサンプル・ホールドし、増幅回
路４（あるいは４ａ）を通してラッチ回路５に導くこと
により基板雑音検出回路を得ることができる。
【００４９】また、本実施例のインバータ３ｂは、ｎＭ
ＯＳトランジスタ１のバックゲートで基板雑音ｖsub を
含む基板電圧Ｖsub を検出するほか、ソースフォロア７
ａで検出した基板雑音ｖsub を含む基板電圧Ｖsub をも
増幅するため、高い検出感度を得ることができる。
ＯＳトランジスタ１のバックゲートで基板雑音ｖsub を
含む基板電圧Ｖsub を検出するほか、ソースフォロア７
ａで検出した基板雑音ｖsub を含む基板電圧Ｖsub をも
増幅するため、高い検出感度を得ることができる。
【００５０】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、各実施例ではｐ
型基板のＣＭＯＳ・ＩＣ構造を例に説明したが、ｎ型基
板においても同様に本発明の基板電圧検出回路、及びこ
の基板検出回路を用いた基板雑音検出回路を実現するこ
とができる。また、多重ウェル構造においても本回路を
利用することができる。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、各実施例ではｐ
型基板のＣＭＯＳ・ＩＣ構造を例に説明したが、ｎ型基
板においても同様に本発明の基板電圧検出回路、及びこ
の基板検出回路を用いた基板雑音検出回路を実現するこ
とができる。また、多重ウェル構造においても本回路を
利用することができる。
【００５１】
【発明の効果】前記各実施例から明らかなように、本発
明によれば、ＣＭＯＳ・ＩＣの基板電圧に発生する雑音
をより高い感度で検出し、増幅することが可能になる。
また、同一電源系の回路で同一チップに容易に集積回路
化することができる。従って、同一チップで基板雑音検
出回路を構成し、基板の雑音をより高い感度で検出し、
容易に増幅することができる。
明によれば、ＣＭＯＳ・ＩＣの基板電圧に発生する雑音
をより高い感度で検出し、増幅することが可能になる。
また、同一電源系の回路で同一チップに容易に集積回路
化することができる。従って、同一チップで基板雑音検
出回路を構成し、基板の雑音をより高い感度で検出し、
容易に増幅することができる。
【００５２】本発明の基板電圧検出回路及びこれを用い
た基板雑音検出回路によって、基板雑音をオンチップで
実測でき、アナログ・デジタル混在集積回路で問題にな
る基板雑音の制御や補正、低減に役立てられる。また、
アナログ・デジタル混在集積回路のアナログ性能を確保
し、経済的効果の大きなＭＯＳ集積回路の提供に役立て
ることができる。
た基板雑音検出回路によって、基板雑音をオンチップで
実測でき、アナログ・デジタル混在集積回路で問題にな
る基板雑音の制御や補正、低減に役立てられる。また、
アナログ・デジタル混在集積回路のアナログ性能を確保
し、経済的効果の大きなＭＯＳ集積回路の提供に役立て
ることができる。
【図１】本発明に係る基板電圧検出回路及びこれを用い
た基板雑音検出回路の一実施例を示す回路図である。
た基板雑音検出回路の一実施例を示す回路図である。
【図２】図１に示した基板雑音検出回路の動作のタイミ
ングを示すタイムチャートである。
ングを示すタイムチャートである。
【図３】本発明に係る基板電圧検出回路及びこれを用い
た基板雑音検出回路の別の実施例を示す回路図である。
た基板雑音検出回路の別の実施例を示す回路図である。
【図４】図３に示した基板雑音検出回路の動作のタイミ
ングを示すタイムチャートである。
ングを示すタイムチャートである。
【図５】本発明に係る基板電圧検出回路の別の実施例を
示す回路図である。
示す回路図である。
【図６】本発明に係る基板電圧検出回路のまた別の実施
例を示す回路図である。
例を示す回路図である。
【図７】本発明に係る基板電圧検出回路のさらに別の実
施例を示す回路図である。
施例を示す回路図である。
【図８】本発明に係る基板電圧検出回路のまたさらに別
の実施例を示す回路図である。
の実施例を示す回路図である。
【図９】従来の基板雑音検出回路の構成を示す回路図で
ある。
ある。
１…ｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタ、２
…ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ、３，
３ａ，３ｂ…インバータ、４…差動増幅回路、５…ラッ
チ回路、６，６ａ，７，７ａ…ソースフォロア、１０，
１１…ｎＭＯＳトランジスタ、２０，２１，２２…ｐＭ
ＯＳトランジスタ。
…ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ、３，
３ａ，３ｂ…インバータ、４…差動増幅回路、５…ラッ
チ回路、６，６ａ，７，７ａ…ソースフォロア、１０，
１１…ｎＭＯＳトランジスタ、２０，２１，２２…ｐＭ
ＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA09 AD01 AK03 AK15 2G035 AA08 AB01 AD03 9A001 BB03 BB04 BB05 KK31 KK37 LL02 LL05
Claims (8)
- 【請求項１】一対の相補型ＭＯＳ電界効果トランジスタ
のドレイン端を互いに接続してなる増幅回路からなり、 前記増幅回路の一方の極性のＭＯＳ電界効果トランジス
タのゲート端に定電圧を印加し、バックゲートに集積回
路の基板電圧を入力し、他方の極性のＭＯＳ電界効果ト
ランジスタのゲート端に集積回路の基板電圧を入力し、
互いに接続されたドレイン端を基板雑音電圧の出力端と
するように構成することを特徴とする基板電圧検出回
路。 - 【請求項２】一対の相補型ＭＯＳ電界効果トランジスタ
のソース端を互いに接続してなる増幅回路からなり、 前記増幅回路の一方の極性のＭＯＳ電界効果トランジス
タのゲート端に定電圧を印加し、バックゲートに集積回
路の基板電圧を入力し、他方の極性のＭＯＳ電界効果ト
ランジスタのゲート端に集積回路の基板電圧を入力し、
互いに接続されたソース端を基板雑音電圧の出力端とす
るように構成することを特徴とする基板電圧検出回路。 - 【請求項３】一対の相補型ＭＯＳ電界効果トランジスタ
のドレイン端を互いに接続し、一方の極性のＭＯＳ電界
効果トランジスタのゲート端に定電圧を印加し、バック
ゲートに集積回路の基板電圧を入力してなる第１の増幅
回路と、他方の極性の２つのＭＯＳ電界効果トランジス
タを直列接続してなる第２の増幅回路とからなり、 前記第２の増幅回路の一方のＭＯＳ電界効果トランジス
タのゲート端には集積回路の基板電圧を入力し、他方の
ＭＯＳ電界効果トランジスタのゲート端は直列接続点に
接続すると共に前記第１の増幅回路の他方の極性のＭＯ
Ｓ電界効果トランジスタのゲート端に接続し、前記第１
の増幅回路の互いに接続されたドレイン端を基板雑音電
圧の出力端とするように構成することを特徴とする基板
電圧検出回路。 - 【請求項４】一対の相補型ＭＯＳ電界効果トランジスタ
のドレイン端を互いに接続し、一方の極性のＭＯＳ電界
効果トランジスタのゲート端に定電圧を印加し、バック
ゲートに集積回路の基板電圧を入力してなる第１の増幅
回路と、一対の相補型ＭＯＳ電界効果トランジスタのソ
ース端を互いに接続してなる第２の増幅回路とからな
り、 前記第２の増幅回路の一方の極性のＭＯＳ電界効果トラ
ンジスタのゲート端に定電圧を印加し、他方の極性のＭ
ＯＳ電界効果トランジスタのゲート端に集積回路の基板
電圧を入力し、前記互いに接続されたＭＯＳ電界効果ト
ランジスタのソース端を前記第１の増幅回路の他方の極
性のＭＯＳ電界効果トランジスタのゲート端に接続し、
前記第１の増幅回路の互いに接続されたドレイン端を基
板雑音電圧の出力端とするように構成することを特徴と
する基板電圧検出回路。 - 【請求項５】一対の相補型ＭＯＳ電界効果トランジスタ
のドレイン端を互いに接続し、一方方の極性のＭＯＳ電
界効果トランジスタのバックゲートに集積回路の基板電
圧を入力し、他方の極性のＭＯＳ電界効果トランジスタ
のゲート端に定電圧を印加してなる第１の増幅回路と、
一対の相補型ＭＯＳ電界効果トランジスタのソース端を
互いに接続してなる第２の増幅回路とからなり、 前記第２の増幅回路の一方の極性のＭＯＳ電界効果トラ
ンジスタのゲート端に定電圧を印加し、他方の極性のＭ
ＯＳ電界効果トランジスタのゲート端に集積回路の基板
電圧を入力し、前記互いに接続されたＭＯＳ電界効果ト
ランジスタのソース端を前記第１の増幅回路の一方の極
性のＭＯＳ電界効果トランジスタのゲート端に接続し、
前記第１の増幅回路の互いに接続されたドレイン端を基
板雑音電圧の出力端とするように構成することを特徴と
する基板電圧検出回路。 - 【請求項６】一対の相補型ＭＯＳ電界効果トランジスタ
のドレイン端を互いに接続し、一方の極性のＭＯＳ電界
効果トランジスタのバックゲートに集積回路の基板電圧
を入力し、他方の極性のＭＯＳ電界効果トランジスタの
ゲート端に定電圧を印加してなる第１の増幅回路と、他
方の極性の２つのＭＯＳ電界効果トランジスタを直列接
続してなる第２の増幅回路とからなり、 前記第２の増幅回路の一方のＭＯＳ電界効果トランジス
タのゲート端には集積回路の基板電圧を入力し、他方の
ＭＯＳ電界効果トランジスタのゲート端は直列接続点に
接続すると共に前記第１の増幅回路の一方の極性のＭＯ
Ｓ電界効果トランジスタのゲート端に接続し、前記第１
の増幅回路の互いに接続されたドレイン端を基板雑音電
圧の出力端とすることを特徴とする基板電圧検出回路。 - 【請求項７】前記請求項１〜６のいずれか１項に記載の
基板電圧検出回路と、 該基板電圧検出回路の出力端電圧をサンプル・ホールド
するＭＯＳスイッチおよびキャパシタからなる第１の回
路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 前記第１および第２の回路の出力電圧の差を増幅する回
路とから構成することを特徴とする基板雑音検出回路。 - 【請求項８】前記請求項１〜６のいずれか１項に記載の
基板電圧検出回路と、 該基板電圧検出回路の出力端電圧を入力とする第１のＭ
ＯＳスイッチと、 基準電圧を入力とする第２のＭＯＳスイッチと、 前記第１及び第２のＭＯＳスイッチの出力端を一端に接
続したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、 該インバータの入出力間に接続された第３のスイッチと
からなり、 該第３のスイッチのオン・オフに同期して前記第１及び
第２のＭＯＳスイッチを交互にオン・オフして、前記第
１及び第２のＭＯＳスイッチの出力電圧の差を増幅する
ことを特徴とする基板雑音検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25101899A JP2001074820A (ja) | 1999-09-06 | 1999-09-06 | 基板電圧検出回路及びこれを用いた基板雑音検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25101899A JP2001074820A (ja) | 1999-09-06 | 1999-09-06 | 基板電圧検出回路及びこれを用いた基板雑音検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001074820A true JP2001074820A (ja) | 2001-03-23 |
Family
ID=17216414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25101899A Pending JP2001074820A (ja) | 1999-09-06 | 1999-09-06 | 基板電圧検出回路及びこれを用いた基板雑音検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001074820A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120051288A1 (en) | 2009-11-23 | 2012-03-01 | Research In Motion Limited | Method and apparatus for state/mode transitioning |
| CN105445569A (zh) * | 2015-11-11 | 2016-03-30 | 北京航空航天大学 | 一种适用于高速集成电路的片上纳秒级电源噪声瞬态波形测量系统及其测量方法 |
| US9456436B2 (en) | 2007-11-13 | 2016-09-27 | Blackberry Limited | Method and apparatus for state/mode transitioning |
| US9661611B2 (en) | 2005-12-14 | 2017-05-23 | Blackberry Limited | Method and apparatus for user equipment directed radio resource control in a UMTS network |
| CN110579635A (zh) * | 2019-10-16 | 2019-12-17 | 华南理工大学 | 一种多通道电压差值的采样电路及其采样方法 |
| US10582562B2 (en) | 2006-05-17 | 2020-03-03 | Blackberry Limited | Method and system for signaling release cause indication in a UMTS network |
-
1999
- 1999-09-06 JP JP25101899A patent/JP2001074820A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9661611B2 (en) | 2005-12-14 | 2017-05-23 | Blackberry Limited | Method and apparatus for user equipment directed radio resource control in a UMTS network |
| US11696260B2 (en) | 2005-12-14 | 2023-07-04 | Blackberry Limited | Method and apparatus for user equipment directed radio resource control in a UMTS network |
| US11064462B2 (en) | 2005-12-14 | 2021-07-13 | Blackberry Limited | Method and apparatus for user equipment directed radio resource control in a UMTS network |
| US11147121B2 (en) | 2006-05-17 | 2021-10-12 | Blackberry Limited | Method and system for signaling release cause indication in a UMTS network |
| US10582562B2 (en) | 2006-05-17 | 2020-03-03 | Blackberry Limited | Method and system for signaling release cause indication in a UMTS network |
| US11197342B2 (en) | 2006-05-17 | 2021-12-07 | Blackberry Limited | Method and system for signaling release cause indication in a UMTS network |
| US10575286B2 (en) | 2007-11-13 | 2020-02-25 | Blackberry Limited | Method and apparatus for state/mode transitioning |
| US9456436B2 (en) | 2007-11-13 | 2016-09-27 | Blackberry Limited | Method and apparatus for state/mode transitioning |
| US10555364B2 (en) | 2009-11-23 | 2020-02-04 | Blackberry Limited | Method and apparatus for state/mode transitioning |
| US10849182B2 (en) | 2009-11-23 | 2020-11-24 | Blackberry Limited | Method and apparatus for state/mode transitioning |
| US20120051288A1 (en) | 2009-11-23 | 2012-03-01 | Research In Motion Limited | Method and apparatus for state/mode transitioning |
| US11792875B2 (en) | 2009-11-23 | 2023-10-17 | Blackberry Limited | Method and apparatus for state/mode transitioning |
| CN105445569B (zh) * | 2015-11-11 | 2018-04-03 | 北京航空航天大学 | 一种适用于高速集成电路的片上纳秒级电源噪声瞬态波形测量系统及其测量方法 |
| CN105445569A (zh) * | 2015-11-11 | 2016-03-30 | 北京航空航天大学 | 一种适用于高速集成电路的片上纳秒级电源噪声瞬态波形测量系统及其测量方法 |
| CN110579635A (zh) * | 2019-10-16 | 2019-12-17 | 华南理工大学 | 一种多通道电压差值的采样电路及其采样方法 |
| CN110579635B (zh) * | 2019-10-16 | 2020-08-04 | 华南理工大学 | 一种多通道电压差值的采样电路及其采样方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7358946B2 (en) | Offset cancel circuit of voltage follower equipped with operational amplifier | |
| US6717474B2 (en) | High-speed differential to single-ended converter | |
| US7405622B2 (en) | Operational amplifier with less offset | |
| EP0508360B1 (en) | Sampled band-gap voltage reference circuit | |
| US5838200A (en) | Differential amplifier with switched capacitor common mode feedback | |
| JPH07162240A (ja) | 演算増幅器のための改良された利得向上方法 | |
| JPH0927883A (ja) | 画像読取信号処理装置 | |
| JPH052037A (ja) | ゼロクロス検出回路 | |
| US6628148B2 (en) | Sample and hold circuit having a single control signal | |
| JP3801112B2 (ja) | 画像読取信号処理装置 | |
| US7248106B2 (en) | Sampling signal amplifier | |
| JP2001074820A (ja) | 基板電圧検出回路及びこれを用いた基板雑音検出回路 | |
| US7167049B2 (en) | OP-amplifier with an offset voltage cancellation circuit | |
| EP3661054B1 (en) | Preamplifier circuit with floating transconductor | |
| US5703477A (en) | Current driver circuit with transverse current regulation | |
| CA2172568A1 (en) | Voltage comparator requiring no compensating offset voltage | |
| JPS6365172B2 (ja) | ||
| JPH043520A (ja) | 比較回路 | |
| US10784828B2 (en) | Methods and apparatus for an operational amplifier with a variable gain-bandwidth product | |
| US5872484A (en) | High performance current output amplifier for CCD image sensors | |
| JPH11330358A (ja) | 基板雑音検出増幅回路 | |
| JP4498507B2 (ja) | 差動増幅回路および高温用増幅回路 | |
| JP3262066B2 (ja) | Ｐｇａ（プログラマブル・ゲインアンプ）回路 | |
| JP4635612B2 (ja) | サンプル・ホールド回路 | |
| JP2005057627A (ja) | ピーク検出回路 |