JP3101423B2 - インピーダンス変換回路 - Google Patents
インピーダンス変換回路Info
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- JP3101423B2 JP3101423B2 JP04152211A JP15221192A JP3101423B2 JP 3101423 B2 JP3101423 B2 JP 3101423B2 JP 04152211 A JP04152211 A JP 04152211A JP 15221192 A JP15221192 A JP 15221192A JP 3101423 B2 JP3101423 B2 JP 3101423B2
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Description
【0001】
【産業上の利用分野】本発明は、入力インピーダンスに
対して出力インピーダンスが低くなるインピーダンス変
換回路に関する。
対して出力インピーダンスが低くなるインピーダンス変
換回路に関する。
【0002】
【従来の技術】情報電荷を転送する電荷転送素子の出力
部分においては、転送される情報電荷を拡散領域に一旦
蓄積し、この拡散領域の電位の変動を電圧値として取り
出すフローティングディフュージョンアンプ(FDアン
プ)が設けられる。そして、このFDアンプの出力が、
電界効果トランジスタ(FET)をソースフォロワ接続
したインピーダンス変換回路を通して次段の回路に出力
される。
部分においては、転送される情報電荷を拡散領域に一旦
蓄積し、この拡散領域の電位の変動を電圧値として取り
出すフローティングディフュージョンアンプ(FDアン
プ)が設けられる。そして、このFDアンプの出力が、
電界効果トランジスタ(FET)をソースフォロワ接続
したインピーダンス変換回路を通して次段の回路に出力
される。
【0003】図1は、電荷転送素子(CCDシフトレジ
スタ)の出力部分の回路図である。CCDシフトレジス
タ1の出力側には、フローティングディフュージョンと
称される電気的に独立した拡散領域が設けられ、転送出
力される情報電荷を一旦蓄積するように構成される。こ
の拡散領域には、転送クロックに同期したリセットクロ
ックφRを受けるリセットトランジスタ2が接続され、
転送クロックの周期と同一周期で拡散領域がリセットド
レイン(RD)に接続される。これにより、拡散領域に
蓄積される情報電荷が、転送クロックに従うタイミング
で排出されるため、拡散領域に1ビット単位の情報電荷
が蓄積される。従って、拡散領域の電位が各ビット毎の
情報電荷量に対応して連続的に変化し、この電位の変化
がソースフォロワ回路に入力される。
スタ)の出力部分の回路図である。CCDシフトレジス
タ1の出力側には、フローティングディフュージョンと
称される電気的に独立した拡散領域が設けられ、転送出
力される情報電荷を一旦蓄積するように構成される。こ
の拡散領域には、転送クロックに同期したリセットクロ
ックφRを受けるリセットトランジスタ2が接続され、
転送クロックの周期と同一周期で拡散領域がリセットド
レイン(RD)に接続される。これにより、拡散領域に
蓄積される情報電荷が、転送クロックに従うタイミング
で排出されるため、拡散領域に1ビット単位の情報電荷
が蓄積される。従って、拡散領域の電位が各ビット毎の
情報電荷量に対応して連続的に変化し、この電位の変化
がソースフォロワ回路に入力される。
【0004】ソースフォロワ回路3は、電源接地間に直
列に接続される2つのFET4及び5からなり、FET
3のゲートにCCDシフトレジスタ1の出力より得られ
る電圧V1が与えられると共に、FET4のゲートに出
力レベル制御用の電圧VGが与えられ、FET4、5の
接続点より出力電圧V2を得ている。即ち、ゲート電圧
を一定の電圧VGに固定してFET5を抵抗素子として
機能させ、FET4をソースフォロワに接続すること
で、FET4のゲートに与えられる入力電圧V1の入力
インピーダンスに対し、出力電圧V2の出力インピーダ
ンスを低くして、高い駆動能力を得られるようにしてい
る。
列に接続される2つのFET4及び5からなり、FET
3のゲートにCCDシフトレジスタ1の出力より得られ
る電圧V1が与えられると共に、FET4のゲートに出
力レベル制御用の電圧VGが与えられ、FET4、5の
接続点より出力電圧V2を得ている。即ち、ゲート電圧
を一定の電圧VGに固定してFET5を抵抗素子として
機能させ、FET4をソースフォロワに接続すること
で、FET4のゲートに与えられる入力電圧V1の入力
インピーダンスに対し、出力電圧V2の出力インピーダ
ンスを低くして、高い駆動能力を得られるようにしてい
る。
【0005】FET5のオン抵抗値を決定する電圧VG
については、図5に示すように、デプリッション型のF
ET6及びエンハンスメント型のFET7からなる制御
電圧発生回路8により与えられる。この制御電圧発生回
路8は、ゲートがドレインに接続されて抵抗素子として
作用するFET6及び7が電源接地間に直列に接続され
る分圧回路により構成され、各FET6、7の相互コン
ダンクタンスの比によって決定されるFET6及び7の
間の電位が電圧VGとしてFET5のゲートに供給され
る。このような制御電圧発生回路8においては、FET
7をソースフォロワ回路3のFET5と同一サイズに形
成することで、温度変化で相互コンダクタンスが変動す
ることによる制御電圧VGの変化がFET5の相互コン
ダクタンスの変動により相殺されるようになる。
については、図5に示すように、デプリッション型のF
ET6及びエンハンスメント型のFET7からなる制御
電圧発生回路8により与えられる。この制御電圧発生回
路8は、ゲートがドレインに接続されて抵抗素子として
作用するFET6及び7が電源接地間に直列に接続され
る分圧回路により構成され、各FET6、7の相互コン
ダンクタンスの比によって決定されるFET6及び7の
間の電位が電圧VGとしてFET5のゲートに供給され
る。このような制御電圧発生回路8においては、FET
7をソースフォロワ回路3のFET5と同一サイズに形
成することで、温度変化で相互コンダクタンスが変動す
ることによる制御電圧VGの変化がFET5の相互コン
ダクタンスの変動により相殺されるようになる。
【0006】ここで、各FET4〜7の相互コンダクタ
ンスをそれぞれgm1〜gm4とし、閾値電圧をVT1〜VT4
とすると、入力電圧V1に対する出力電圧V2は、近似的
に式1により表される。
ンスをそれぞれgm1〜gm4とし、閾値電圧をVT1〜VT4
とすると、入力電圧V1に対する出力電圧V2は、近似的
に式1により表される。
【0007】
【数1】
【0008】この式よると、FET2及び4の相互コン
ダクタンスgm2及びgm4の変動分が相殺され、相互コン
ダクタンスの変動が出力電圧V2に大きく影響を与えな
いことが確認される。
ダクタンスgm2及びgm4の変動分が相殺され、相互コン
ダクタンスの変動が出力電圧V2に大きく影響を与えな
いことが確認される。
【0009】
【発明が解決しようとする課題】ところで、ゲート領域
に不純物を注入して閾値電圧を負電圧とするデプリッシ
ョン型のFET6については、製造工程のばらつきの影
響を受けやすく、閾値電圧VT3の誤差を小さくすること
が困難である。このため、閾値電圧VT3の影響によって
出力電圧V2の変動を招く場合があり、安定した出力を
得ることができなくなる。
に不純物を注入して閾値電圧を負電圧とするデプリッシ
ョン型のFET6については、製造工程のばらつきの影
響を受けやすく、閾値電圧VT3の誤差を小さくすること
が困難である。このため、閾値電圧VT3の影響によって
出力電圧V2の変動を招く場合があり、安定した出力を
得ることができなくなる。
【0010】そこで本発明は、FETの閾値の変動によ
る影響を受けにくくして安定した出力を得るようにする
ことを目的とする。
る影響を受けにくくして安定した出力を得るようにする
ことを目的とする。
【0011】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一対の電界効果トランジスタが第1の電位と第2の
電位との間に直列に接続され、一方のトランジスタのゲ
ートに入力信号が与えられると共に他方のトランジスタ
のゲートに一定の制御電圧が与えられ、両トランジスタ
の接続点より出力信号を得るソースフォロワ回路と、一
対の電界効果トランジスタが第1の電位と第2の電位と
の間に直列に接続されると共にゲートがそれぞれドレイ
ンに接続され、両トランジスタの接続点より上記制御電
圧を得て上記ソースフォロワ回路の他方の電界効果トラ
ンジスタのゲートに与える制御電圧発生回路と、を備
え、上記制御電圧発生回路の両トランジスタが共に正電
圧あるいは零電圧付近の閾値電圧を示すことにある。
解決するために成されたもので、その特徴とするところ
は、一対の電界効果トランジスタが第1の電位と第2の
電位との間に直列に接続され、一方のトランジスタのゲ
ートに入力信号が与えられると共に他方のトランジスタ
のゲートに一定の制御電圧が与えられ、両トランジスタ
の接続点より出力信号を得るソースフォロワ回路と、一
対の電界効果トランジスタが第1の電位と第2の電位と
の間に直列に接続されると共にゲートがそれぞれドレイ
ンに接続され、両トランジスタの接続点より上記制御電
圧を得て上記ソースフォロワ回路の他方の電界効果トラ
ンジスタのゲートに与える制御電圧発生回路と、を備
え、上記制御電圧発生回路の両トランジスタが共に正電
圧あるいは零電圧付近の閾値電圧を示すことにある。
【0012】
【作用】本発明によれば、制御電圧発生回路を構成する
トランジスタの閾値電圧を零電圧付近に設定すること
で、製造工程での閾値電圧のばらつきが少なくなり、制
御電圧発生回路が、入力信号を受けるトランジスタと直
列に接続されるトランジスタに与える制御電圧が安定す
るため、これらのトランジスタの接続点から得られる出
力信号のレベルの変動が抑圧される。
トランジスタの閾値電圧を零電圧付近に設定すること
で、製造工程での閾値電圧のばらつきが少なくなり、制
御電圧発生回路が、入力信号を受けるトランジスタと直
列に接続されるトランジスタに与える制御電圧が安定す
るため、これらのトランジスタの接続点から得られる出
力信号のレベルの変動が抑圧される。
【0013】
【実施例】図1は、本発明のインピーダンス変換回路の
一実施例を示す回路図である。入力電圧V1をゲートに
受けるFET11は、ドレインが電源に接続されると共
に、ソースが抵抗として作用するFET12を介して接
地されてソースフォロワを成している。FET12は、
ゲート電圧が制御電圧VGに固定され、オン抵抗値が略
一定に維持される。これらFET11及び12について
は、図4と同一であり、FET11及び12の接続点よ
り出力電圧V2を得るソースフォロワ回路10を構成す
る。
一実施例を示す回路図である。入力電圧V1をゲートに
受けるFET11は、ドレインが電源に接続されると共
に、ソースが抵抗として作用するFET12を介して接
地されてソースフォロワを成している。FET12は、
ゲート電圧が制御電圧VGに固定され、オン抵抗値が略
一定に維持される。これらFET11及び12について
は、図4と同一であり、FET11及び12の接続点よ
り出力電圧V2を得るソースフォロワ回路10を構成す
る。
【0014】FET12のゲートに制御電圧VGを供給
する制御電圧発生回路13は、ゲート及びドレインが電
源に接続されたFET14と、ゲート及びドレインがF
ET14のソースに接続されてソースが接地されたFE
T15からなり、これらFET14及び15の接続点の
電位が制御電圧VGとして出力される。この接続点の電
位、即ち、制御電圧VGは、電源電位と接地電位との間
でFET14及び15の相互コンダクタンスの比により
決定され、ソースフォロワ回路10の出力レベルを制御
するように作用する。ここで、FET14の閾値電圧V
T3は、0V近くに設定され、トランジスタの製造工程に
おける特製のばらつきが小さくなるようにして制御電圧
VGを安定化している。即ち、閾値電圧が0VとなるF
ET14については、チャネル領域に不純物を注入して
閾値電圧を変動させる工程が必要なく、製造ばらつきの
影響を受けにくいため、閾値電圧が安定し、分圧回路を
構成した場合に略一定の電圧を取り出すことが可能とな
る。また、閾値電圧が正電圧となるエンハンスメント型
のFETについても、デプリッション型のFETに比し
て閾値電圧のばらつきが生じにくいため、制御電圧発生
回路13のFET14あるいは15として採用できる。
する制御電圧発生回路13は、ゲート及びドレインが電
源に接続されたFET14と、ゲート及びドレインがF
ET14のソースに接続されてソースが接地されたFE
T15からなり、これらFET14及び15の接続点の
電位が制御電圧VGとして出力される。この接続点の電
位、即ち、制御電圧VGは、電源電位と接地電位との間
でFET14及び15の相互コンダクタンスの比により
決定され、ソースフォロワ回路10の出力レベルを制御
するように作用する。ここで、FET14の閾値電圧V
T3は、0V近くに設定され、トランジスタの製造工程に
おける特製のばらつきが小さくなるようにして制御電圧
VGを安定化している。即ち、閾値電圧が0VとなるF
ET14については、チャネル領域に不純物を注入して
閾値電圧を変動させる工程が必要なく、製造ばらつきの
影響を受けにくいため、閾値電圧が安定し、分圧回路を
構成した場合に略一定の電圧を取り出すことが可能とな
る。また、閾値電圧が正電圧となるエンハンスメント型
のFETについても、デプリッション型のFETに比し
て閾値電圧のばらつきが生じにくいため、制御電圧発生
回路13のFET14あるいは15として採用できる。
【0015】ここで、図3と同様にして、各FET1
1、12、14、15の相互コンダクタンスをそれぞれ
gm1〜gm4とし、閾値電圧をVT1〜VT4とすると、入力
電圧V 1に対する出力電圧V2は、近似的に式2により表
される。なおVDは、電源電圧を表す。
1、12、14、15の相互コンダクタンスをそれぞれ
gm1〜gm4とし、閾値電圧をVT1〜VT4とすると、入力
電圧V 1に対する出力電圧V2は、近似的に式2により表
される。なおVDは、電源電圧を表す。
【0016】
【数2】
【0017】この式2によると、出力電圧V2が閾値電
圧VT1及びVT2に依存し、FET14及び15の閾値電
圧VT1及びVT2については、上述のとおり、製造ばらつ
きの影響を受けにくいことから、入力電圧V1に対する
出力電圧V2が安定することが確認される。さらに、電
源電圧VDの変動については、入力電圧V1が、電源電圧
V Dの影響により電源電圧VDと同一傾向に変動するた
め、出力電圧V2の変化は抑圧される。同様に、FET
11についても、閾値電圧を0Vに近い値に設定するこ
とで、製造ばらつきによる閾値電圧VT1の変動を抑圧す
ることが可能である。
圧VT1及びVT2に依存し、FET14及び15の閾値電
圧VT1及びVT2については、上述のとおり、製造ばらつ
きの影響を受けにくいことから、入力電圧V1に対する
出力電圧V2が安定することが確認される。さらに、電
源電圧VDの変動については、入力電圧V1が、電源電圧
V Dの影響により電源電圧VDと同一傾向に変動するた
め、出力電圧V2の変化は抑圧される。同様に、FET
11についても、閾値電圧を0Vに近い値に設定するこ
とで、製造ばらつきによる閾値電圧VT1の変動を抑圧す
ることが可能である。
【0018】図2は、本発明のインピーダンス変換回路
の他の実施例を示す回路図である。この図において、ソ
ースフォロワ回路10は、図1と同一であり、FET1
1のゲートに入力電圧V1を受けてFET11及び12
の接続点より出力電圧V2を得ている。制御電圧発生回
路16は、ソースが電源に接続されてゲートがドレイン
に接続されたFET17、ゲート及びドレインが電源に
接続されたFET18、ソースが接地されてゲートがド
レインに接続されたFET19からなり、FET17及
び19のドレインとFET18のソースとの接続点より
制御電圧VGを得るように構成される。即ち、図5に示
す従来の制御電圧発生回路8と図1に示す制御電圧発生
回路13とを組み合わせた構成となり、両制御電圧発生
回路8及び13の中間的な特性を示すことになる。
の他の実施例を示す回路図である。この図において、ソ
ースフォロワ回路10は、図1と同一であり、FET1
1のゲートに入力電圧V1を受けてFET11及び12
の接続点より出力電圧V2を得ている。制御電圧発生回
路16は、ソースが電源に接続されてゲートがドレイン
に接続されたFET17、ゲート及びドレインが電源に
接続されたFET18、ソースが接地されてゲートがド
レインに接続されたFET19からなり、FET17及
び19のドレインとFET18のソースとの接続点より
制御電圧VGを得るように構成される。即ち、図5に示
す従来の制御電圧発生回路8と図1に示す制御電圧発生
回路13とを組み合わせた構成となり、両制御電圧発生
回路8及び13の中間的な特性を示すことになる。
【0019】動作特性の一例として、電源電圧VDの変
動による出力電圧V2の変動を図3に示す。この図にお
いて、a、b及びcは、それぞれ図1、図2及び図5に
示すインピーダンス変換回路の特性を表している。図1
のインピーダンス変換回路によると、従来(図5)のイ
ンピーダンス変換回路に比して傾きが緩くなっており、
電源電圧VDの変動の影響が出力電圧V2に及びにくくな
っている。
動による出力電圧V2の変動を図3に示す。この図にお
いて、a、b及びcは、それぞれ図1、図2及び図5に
示すインピーダンス変換回路の特性を表している。図1
のインピーダンス変換回路によると、従来(図5)のイ
ンピーダンス変換回路に比して傾きが緩くなっており、
電源電圧VDの変動の影響が出力電圧V2に及びにくくな
っている。
【0020】
【発明の効果】本発明によれば、閾値電圧の変動が少な
いFETを制御電圧発生回路にもちいることで、製造ば
らつきによる出力電圧の変動が抑圧される。また、電源
電圧の変動に対しても、出力電圧の変動が抑圧され、従
って、入力信号に対して安定した出力信号を得ることが
できる。
いFETを制御電圧発生回路にもちいることで、製造ば
らつきによる出力電圧の変動が抑圧される。また、電源
電圧の変動に対しても、出力電圧の変動が抑圧され、従
って、入力信号に対して安定した出力信号を得ることが
できる。
【図1】本発明のインピーダンス変換回路の一実施例を
示す回路図である。
示す回路図である。
【図2】本発明のインピーダンス変換回路の他の実施例
を示す回路図である。
を示す回路図である。
【図3】電源電圧の変動に対する出力電圧の変動を示す
特性図である。
特性図である。
【図4】CCDシフトレジスタの出力部分の回路図であ
る。
る。
【図5】従来のインピーダンス変換回路を示す回路図で
ある。
ある。
1 CCDシフトレジスタ 2 リセットトランジスタ 3、10 ソースフォロワ回路 8、13、16 制御電圧発生回路
Claims (2)
- 【請求項1】 一対の電界効果トランジスタが第1の電
位と第2の電位との間に直列に接続され、一方のトラン
ジスタのゲートに入力信号が与えられると共に他方のト
ランジスタのゲートに一定の制御電圧が与えられ、両ト
ランジスタの接続点より出力信号を得るソースフォロワ
回路と、一対の電界効果トランジスタが第1の電位と第
2の電位との間に直列に接続されると共にゲートがそれ
ぞれドレインに接続され、両トランジスタの接続点より
上記制御電圧を得て上記ソースフォロワ回路の他方の電
界効果トランジスタのゲートに与える制御電圧発生回路
と、を備え、上記制御電圧発生回路の両トランジスタが
共に不純物注入されておらず零電圧付近の閾値電圧を示
すことを特徴とするインピーダンス変換回路。 - 【請求項2】 上記制御電圧発生回路のトランジスタの
一方に並列に接続されてゲートがドレインに接続される
第3の電界効果トランジスタを備えたことを特徴とする
請求項1記載のインピーダンス変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04152211A JP3101423B2 (ja) | 1992-06-11 | 1992-06-11 | インピーダンス変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04152211A JP3101423B2 (ja) | 1992-06-11 | 1992-06-11 | インピーダンス変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05343924A JPH05343924A (ja) | 1993-12-24 |
JP3101423B2 true JP3101423B2 (ja) | 2000-10-23 |
Family
ID=15535503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04152211A Expired - Fee Related JP3101423B2 (ja) | 1992-06-11 | 1992-06-11 | インピーダンス変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3101423B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3629939B2 (ja) | 1998-03-18 | 2005-03-16 | セイコーエプソン株式会社 | トランジスタ回路、表示パネル及び電子機器 |
-
1992
- 1992-06-11 JP JP04152211A patent/JP3101423B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05343924A (ja) | 1993-12-24 |
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Legal Events
Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |