JPH1079626A - ニューロンｍｏｓトランジスタを有する増幅器 - Google Patents
ニューロンｍｏｓトランジスタを有する増幅器Info
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- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
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- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
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- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
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Abstract
(57)【要約】
【課題】 わずかな構成要素によって実現できる、精確
に調整可能な増幅率を有する大信号線形増幅器乃至は加
算増幅器を提供することである。 【解決手段】 上記課題は、ニューロンＭＯＳトランジ
スタの第１のゲートは増幅器入力側に、ニューロンＭＯ
Ｓトランジスタの第２のゲートは増幅器出力側に接続さ
れ、ニューロンＭＯＳトランジスタのドレイン電圧を一
定保持するための装置の第１の接続端子は定電流源に接
続され増幅器出力側を形成し、ドレイン電圧を一定保持
するための装置の第２の接続端子はニューロンＭＯＳト
ランジスタの第１の接続端子に接続され、ニューロンＭ
ＯＳトランジスタの第２の接続端子は固定電位に接続さ
れることによって解決される。
に調整可能な増幅率を有する大信号線形増幅器乃至は加
算増幅器を提供することである。 【解決手段】 上記課題は、ニューロンＭＯＳトランジ
スタの第１のゲートは増幅器入力側に、ニューロンＭＯ
Ｓトランジスタの第２のゲートは増幅器出力側に接続さ
れ、ニューロンＭＯＳトランジスタのドレイン電圧を一
定保持するための装置の第１の接続端子は定電流源に接
続され増幅器出力側を形成し、ドレイン電圧を一定保持
するための装置の第２の接続端子はニューロンＭＯＳト
ランジスタの第１の接続端子に接続され、ニューロンＭ
ＯＳトランジスタの第２の接続端子は固定電位に接続さ
れることによって解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、ニューロンＭＯＳ
トランジスタを有する増幅器に関する。
トランジスタを有する増幅器に関する。
【０００２】
【従来の技術】多くのアナログ回路アプリケーションに
おいて、例えば、ビデオ及びオーディオ装置において、
センサ装置において、アナログコンピュータにおいて、
ファジィ回路、ニューラルネット等々の（部分的）構成
要素の所定の実現形態において、増幅器回路及び加算増
幅器が必要とされる。この増幅器回路及び加算増幅器は
大信号線形伝達特性を有する。このような回路に対して
は、通常は演算増幅器回路が使用される。この回路は、
マイクロ電子回路においてこれを技術的に実現する点で
は比較的コスト高である。これは次のことを意味する。
すなわち、とりわけ多数のこのような回路を使用する装
置は、大きな必要スペースによって際立ってしまうとい
うことを意味する。さらに、このような装置の個々の回
路の電力消費も問題である。また、このような場合に必
然的に使用される、異なる回路を接続するための相当長
い信号供給線路も、その寄生容量及びクロストーク影響
によって問題をもたらす。
おいて、例えば、ビデオ及びオーディオ装置において、
センサ装置において、アナログコンピュータにおいて、
ファジィ回路、ニューラルネット等々の（部分的）構成
要素の所定の実現形態において、増幅器回路及び加算増
幅器が必要とされる。この増幅器回路及び加算増幅器は
大信号線形伝達特性を有する。このような回路に対して
は、通常は演算増幅器回路が使用される。この回路は、
マイクロ電子回路においてこれを技術的に実現する点で
は比較的コスト高である。これは次のことを意味する。
すなわち、とりわけ多数のこのような回路を使用する装
置は、大きな必要スペースによって際立ってしまうとい
うことを意味する。さらに、このような装置の個々の回
路の電力消費も問題である。また、このような場合に必
然的に使用される、異なる回路を接続するための相当長
い信号供給線路も、その寄生容量及びクロストーク影響
によって問題をもたらす。
【０００３】IEEE Transactions on Electron Devices,
Vol.39, No.6, June 1992,1444〜1455ページから、ニュ
ーロンＭＯＳトランジスタの構造及び動作方法とこのニ
ューロンＭＯＳトランジスタを増幅器乃至は加算増幅器
として使用することが公知である。この場合、ニューロ
ンＭＯＳトランジスタはソースフォロワとして接続され
ている。
Vol.39, No.6, June 1992,1444〜1455ページから、ニュ
ーロンＭＯＳトランジスタの構造及び動作方法とこのニ
ューロンＭＯＳトランジスタを増幅器乃至は加算増幅器
として使用することが公知である。この場合、ニューロ
ンＭＯＳトランジスタはソースフォロワとして接続され
ている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、わず
かな構成要素によって実現できる、精確に調整可能な増
幅率を有する大信号線形増幅器乃至は加算増幅器を提供
することである。
かな構成要素によって実現できる、精確に調整可能な増
幅率を有する大信号線形増幅器乃至は加算増幅器を提供
することである。
【０００５】
【課題を解決するための手段】上記課題は、ニューロン
ＭＯＳトランジスタの第１のゲートは増幅器入力側に、
ニューロンＭＯＳトランジスタの第２のゲートは増幅器
出力側に接続されており、ニューロンＭＯＳトランジス
タのドレイン電圧を一定保持するための装置の第１の接
続端子は、定電流源に接続され、増幅器出力側を形成
し、ドレイン電圧を一定保持するための装置の第２の接
続端子はニューロンＭＯＳトランジスタの第１の接続端
子に接続されており、ニューロンＭＯＳトランジスタの
第２の接続端子は、固定電位に接続されていることによ
って解決される。
ＭＯＳトランジスタの第１のゲートは増幅器入力側に、
ニューロンＭＯＳトランジスタの第２のゲートは増幅器
出力側に接続されており、ニューロンＭＯＳトランジス
タのドレイン電圧を一定保持するための装置の第１の接
続端子は、定電流源に接続され、増幅器出力側を形成
し、ドレイン電圧を一定保持するための装置の第２の接
続端子はニューロンＭＯＳトランジスタの第１の接続端
子に接続されており、ニューロンＭＯＳトランジスタの
第２の接続端子は、固定電位に接続されていることによ
って解決される。
【０００６】
【発明の実施の形態】本発明によって、とりわけ次のよ
うな利点が得られる。すなわち、回路の必要スペース及
び電力消費が僅少であること、増幅率は回路で使用する
ニューロンＭＯＳトランジスタのレイアウトの幾何学的
構成を介して正確に調整可能であること、回路の入力側
は、それぞれの入力側を駆動する電源に容量的にのみ負
荷をかけ、これはとりわけ高インピーダンスの入力信号
において重要であること、そして、回路は連続的に作動
し、これによりスイッチトキャパシタ回路において発生
するクロック入力結合によるノイズの問題も解消するこ
と、というような利点が得られる。
うな利点が得られる。すなわち、回路の必要スペース及
び電力消費が僅少であること、増幅率は回路で使用する
ニューロンＭＯＳトランジスタのレイアウトの幾何学的
構成を介して正確に調整可能であること、回路の入力側
は、それぞれの入力側を駆動する電源に容量的にのみ負
荷をかけ、これはとりわけ高インピーダンスの入力信号
において重要であること、そして、回路は連続的に作動
し、これによりスイッチトキャパシタ回路において発生
するクロック入力結合によるノイズの問題も解消するこ
と、というような利点が得られる。
【０００７】本発明の改良実施形態は従属請求項から得
られる。
られる。
【０００８】
【実施例】本発明を次に図面にもとづいて詳しく説明す
る。
る。
【０００９】説明にあたって、次のような約束事を取り
決めておく。アース電位ＧＮＤは０ボルトであり、回路
はＧＮＤ電位を基準にして対称的な供給電圧によって動
作される。正の供給電圧はＶＤＤによって示され、負の
供給電圧はＶＳＳによって示される。供給電圧の対称性
のためにＶＤＤ＝−ＶＳＳが成り立つ。ニューロンＭＯ
ＳＦＥＴに対しては、Sibataの刊行物に記載されている
記号を使用する。この刊行物の図面からは入力側ＩＮ1
…ＩＮnが見て取れる。これらの入力側ＩＮ1…ＩＮnは
結合ゲートＧＫ1…ＧＫnに接続されている。さらに、フ
ローティングゲートＦＧ、チャネル領域ＣＨと接続端子
ソース（Ｓ）及びトレイン（Ｄ）が見て取れる。
決めておく。アース電位ＧＮＤは０ボルトであり、回路
はＧＮＤ電位を基準にして対称的な供給電圧によって動
作される。正の供給電圧はＶＤＤによって示され、負の
供給電圧はＶＳＳによって示される。供給電圧の対称性
のためにＶＤＤ＝−ＶＳＳが成り立つ。ニューロンＭＯ
ＳＦＥＴに対しては、Sibataの刊行物に記載されている
記号を使用する。この刊行物の図面からは入力側ＩＮ1
…ＩＮnが見て取れる。これらの入力側ＩＮ1…ＩＮnは
結合ゲートＧＫ1…ＧＫnに接続されている。さらに、フ
ローティングゲートＦＧ、チャネル領域ＣＨと接続端子
ソース（Ｓ）及びトレイン（Ｄ）が見て取れる。
【００１０】さらに次のような定義を取り決める。結合
ゲートＧＫiとフローティングゲートＦＧとの間の容量
は、ＣIN,iによって示される。ソース・ドレインオーバ
ーラップ容量を含めてフローティングゲートＦＧとチャ
ネル領域ＣＨとの間の容量はＣFGによって示される。こ
の容量のｙ方向における単位長さあたりの容量は、Ｃ´
FGによって示される。この場合、ｙベクトルはこのトラ
ンジスタのチャネル領域の電流フローに平行である。Ｃ
´FGは、次式で与えられる。
ゲートＧＫiとフローティングゲートＦＧとの間の容量
は、ＣIN,iによって示される。ソース・ドレインオーバ
ーラップ容量を含めてフローティングゲートＦＧとチャ
ネル領域ＣＨとの間の容量はＣFGによって示される。こ
の容量のｙ方向における単位長さあたりの容量は、Ｃ´
FGによって示される。この場合、ｙベクトルはこのトラ
ンジスタのチャネル領域の電流フローに平行である。Ｃ
´FGは、次式で与えられる。
【００１１】
【数１】
【００１２】入力側のウェイトｗiによって、結合容量
ＣIN,iと全容量Ｃgesの合計との比がわかる。この全容
量Ｃgesの合計の１つの電極はフローティングゲートＦ
Ｇを表す。すなわち、次式が成り立つ。
ＣIN,iと全容量Ｃgesの合計との比がわかる。この全容
量Ｃgesの合計の１つの電極はフローティングゲートＦ
Ｇを表す。すなわち、次式が成り立つ。
【００１３】
【数２】
【００１４】入力側ＩＮiの結合容量ＣIN,iは結合ゲー
トＧＫiの面積に比例するので、入力側のウェイトｗ
iは、相応する結合ゲートの面積を介して調整される。
例えば、式（２）から次のことが導かれる。すなわち、
２つの入力側ＩＮi及びＩＮj、ただしi≠j、のウェイト
の比はそれぞれの結合ゲートの面積比を介して調整され
る。すなわち、次式が成り立つ。
トＧＫiの面積に比例するので、入力側のウェイトｗ
iは、相応する結合ゲートの面積を介して調整される。
例えば、式（２）から次のことが導かれる。すなわち、
２つの入力側ＩＮi及びＩＮj、ただしi≠j、のウェイト
の比はそれぞれの結合ゲートの面積比を介して調整され
る。すなわち、次式が成り立つ。
【００１５】
【数３】
【００１６】以下に示す全ての回路の基本原理は、図１
に示されている入力側ＩＮ及び出力側ＯＵＴを有する反
転増幅器に基づく。この回路は、ニューロンＭＯＳＦＥ
ＴＴ１０、もう一つのｎチャネルＭＯＳＦＥＴ Ｔ２
０、電圧源Ｖ２０及び電流源Ｉ１０から構成されてい
る。この電流源は例えばｐチャネルＭＯＳカレントミラ
ーの出力側によって実現できる。このためには、カレン
トミラー回路の構成に応じて、電流源出力側ごとに１つ
又は２つのｐチャネルＭＯＳトランジスタが必要であ
る。回路の入力側ＩＮは、ウェイトｗINを有するニュー
ロンＭＯＳトランジスタＴ１０の結合ゲートに接続され
ている。回路の出力側ＯＵＴは、ウェイトｗOUTを有す
るＴ１０のもう一つの結合ゲートに接続されている。
に示されている入力側ＩＮ及び出力側ＯＵＴを有する反
転増幅器に基づく。この回路は、ニューロンＭＯＳＦＥ
ＴＴ１０、もう一つのｎチャネルＭＯＳＦＥＴ Ｔ２
０、電圧源Ｖ２０及び電流源Ｉ１０から構成されてい
る。この電流源は例えばｐチャネルＭＯＳカレントミラ
ーの出力側によって実現できる。このためには、カレン
トミラー回路の構成に応じて、電流源出力側ごとに１つ
又は２つのｐチャネルＭＯＳトランジスタが必要であ
る。回路の入力側ＩＮは、ウェイトｗINを有するニュー
ロンＭＯＳトランジスタＴ１０の結合ゲートに接続され
ている。回路の出力側ＯＵＴは、ウェイトｗOUTを有す
るＴ１０のもう一つの結合ゲートに接続されている。
【００１７】電流源Ｉ１０によって一定の電流（Querst
rom）が両方のトランジスタＴ１０及びＴ２０を通って
印加される。Ｔ２０のゲートには、電圧源Ｖ２０を介し
てほぼ≦０ボルトの範囲の一定のバイアス電圧が印加さ
れる。同時にこの回路の出力側ＯＵＴの結合点電位であ
る、Ｔ２０のドレイン電位が、Ｖ２０−Ｖth, Ｔ２０よ
りも大きい場合には、Ｔ２０の動作点は飽和領域にあ
る。ここで、Ｖth, Ｔ２０はＴ２０のしきい値電圧を表
す。まず、電流源Ｉ１０から供給される電流がこの回路
の結合点ＯＵＴの電圧から独立していることを前提とす
れば、Ｔ２０の動作点が飽和領域にある全出力電圧の領
域は、この回路の定格動作の場合を表す。Ｖ２０を適当
に選択すれば、非常に広い出力電圧領域が可能である。
rom）が両方のトランジスタＴ１０及びＴ２０を通って
印加される。Ｔ２０のゲートには、電圧源Ｖ２０を介し
てほぼ≦０ボルトの範囲の一定のバイアス電圧が印加さ
れる。同時にこの回路の出力側ＯＵＴの結合点電位であ
る、Ｔ２０のドレイン電位が、Ｖ２０−Ｖth, Ｔ２０よ
りも大きい場合には、Ｔ２０の動作点は飽和領域にあ
る。ここで、Ｖth, Ｔ２０はＴ２０のしきい値電圧を表
す。まず、電流源Ｉ１０から供給される電流がこの回路
の結合点ＯＵＴの電圧から独立していることを前提とす
れば、Ｔ２０の動作点が飽和領域にある全出力電圧の領
域は、この回路の定格動作の場合を表す。Ｖ２０を適当
に選択すれば、非常に広い出力電圧領域が可能である。
【００１８】Ｔ２０は定格動作の場合に飽和領域で動作
するので、Ｔ２０に一定のゲートソース電圧が生じる。
またＴ２０のゲート電位は電圧源Ｖ２０を介して予め設
定されるので、Ｔ２０のソース電位も、そしてこれによ
ってＴ１０のソース電位も一定になる。
するので、Ｔ２０に一定のゲートソース電圧が生じる。
またＴ２０のゲート電位は電圧源Ｖ２０を介して予め設
定されるので、Ｔ２０のソース電位も、そしてこれによ
ってＴ１０のソース電位も一定になる。
【００１９】電流源Ｉ１０から印加される電流を供給す
るために、Ｔ１０のフローティングゲートでは所定のフ
ローティングゲートレベルＶFGが生じなければならな
い。このフローティングゲートレベルは、全容量の容量
分圧器を介して発生する。この全容量の１つの電極はフ
ローティングゲート自身である。さらに、起こりうる過
程に起因してこのフローティングゲートが帯電し電位Ｖ
QPになることも考慮すれば、フローティングゲートレベ
ルＶFGは、一般的な形では次式によって記述される。
るために、Ｔ１０のフローティングゲートでは所定のフ
ローティングゲートレベルＶFGが生じなければならな
い。このフローティングゲートレベルは、全容量の容量
分圧器を介して発生する。この全容量の１つの電極はフ
ローティングゲート自身である。さらに、起こりうる過
程に起因してこのフローティングゲートが帯電し電位Ｖ
QPになることも考慮すれば、フローティングゲートレベ
ルＶFGは、一般的な形では次式によって記述される。
【００２０】
【数４】
【００２１】この式の中の積分は、ＣFGからの寄与を表
す。この寄与は、チャネル領域の単位長さあたりの容量
Ｃ´FG（ｙ）及びニューロンＭＯＳＦＥＴ Ｔ１０のチ
ャネル電位Ｖ（ｙ）に関する積分から生じる。Ｔ１０の
ドレイン電位及びソース電位は一定であり、さらに固定
的に供給される電流のためにチャネル領域の局所的面積
電荷密度も一定であるので、パラメータＣ´FG（ｙ）及
びＶ（ｙ）は動作中には変化し得ない。つまり、入出力
電圧ＶIN及びＶOUTの瞬時値は、これらのパラメータの
値に影響を与えない。よって、この積分は定数であり、
この定数の値は以下ではＶCHによって示される。式
（３）は、従って次式に変形される。
す。この寄与は、チャネル領域の単位長さあたりの容量
Ｃ´FG（ｙ）及びニューロンＭＯＳＦＥＴ Ｔ１０のチ
ャネル電位Ｖ（ｙ）に関する積分から生じる。Ｔ１０の
ドレイン電位及びソース電位は一定であり、さらに固定
的に供給される電流のためにチャネル領域の局所的面積
電荷密度も一定であるので、パラメータＣ´FG（ｙ）及
びＶ（ｙ）は動作中には変化し得ない。つまり、入出力
電圧ＶIN及びＶOUTの瞬時値は、これらのパラメータの
値に影響を与えない。よって、この積分は定数であり、
この定数の値は以下ではＶCHによって示される。式
（３）は、従って次式に変形される。
【００２２】
【数５】
【００２３】この式をＶOUTについて解き、さらに定数
ＶFG、ＶQP、ＶCHをまとめて１つの定数ＶO＝ＶFG−Ｖ
QP−ＶCHを作れば、次式が得られる。
ＶFG、ＶQP、ＶCHをまとめて１つの定数ＶO＝ＶFG−Ｖ
QP−ＶCHを作れば、次式が得られる。
【００２４】
【数６】
【００２５】よって、入力電圧ＶINの大信号の変化ΔＶ
INの関数としての出力電圧ＶOUTの各変化、それも大信
号の変化ΔＶOUTに対して、次式が成り立つ。
INの関数としての出力電圧ＶOUTの各変化、それも大信
号の変化ΔＶOUTに対して、次式が成り立つ。
【００２６】
【数７】
【００２７】図２は、ｗIN＝ｗOUTにおいて、値ＶOが異
なる場合の式（５）による伝達特性の概略的な線図を示
す。伝達特性曲線１は負のゼロ点電圧Ｖ０１を有し、伝
達特性曲線２はゼロ点電圧Ｖ０２＝０を有し、伝達特性
曲線３は正のゼロ点電圧を有している。この回路が線形
に動作する制御範囲は電圧ＶLOとＶLUとによって限界づ
けられている。制御範囲の下方の限界ＶLUは次のことに
起因する。すなわち、同時にＴ２０のドレイン電位を形
成する出力電圧ＶOUTがこの値の下側にある場合には、
Ｔ２０の動作点が、もはや十分大きくはないドレイン・
ソース電圧のために飽和領域から３極管領域（非飽和領
域）に移動することに起因する。しかし、Ｔ２０の動作
点がこの３極管領域にある限りは、Ｔ２０のソース電圧
そしてまたＴ１０のドレイン電圧は、Ｔ２０のドレイン
電圧すなわち出力電圧ＯＵＴの関数である。しかし、式
（３）…（６b）に関する論拠によれば、所望の線形伝
達特性のための前提条件は、Ｔ１０のドレイン電位が一
定であることである。これは、出力電圧ＶOUT≦ＶLUの
場合にはもはや実現されない。
なる場合の式（５）による伝達特性の概略的な線図を示
す。伝達特性曲線１は負のゼロ点電圧Ｖ０１を有し、伝
達特性曲線２はゼロ点電圧Ｖ０２＝０を有し、伝達特性
曲線３は正のゼロ点電圧を有している。この回路が線形
に動作する制御範囲は電圧ＶLOとＶLUとによって限界づ
けられている。制御範囲の下方の限界ＶLUは次のことに
起因する。すなわち、同時にＴ２０のドレイン電位を形
成する出力電圧ＶOUTがこの値の下側にある場合には、
Ｔ２０の動作点が、もはや十分大きくはないドレイン・
ソース電圧のために飽和領域から３極管領域（非飽和領
域）に移動することに起因する。しかし、Ｔ２０の動作
点がこの３極管領域にある限りは、Ｔ２０のソース電圧
そしてまたＴ１０のドレイン電圧は、Ｔ２０のドレイン
電圧すなわち出力電圧ＯＵＴの関数である。しかし、式
（３）…（６b）に関する論拠によれば、所望の線形伝
達特性のための前提条件は、Ｔ１０のドレイン電位が一
定であることである。これは、出力電圧ＶOUT≦ＶLUの
場合にはもはや実現されない。
【００２８】線形伝達特性のためのもう一つの前提条件
は、電流源Ｉ１０を介して供給される電流が一定である
ことである。しかし、実際の電流源は、この電流源によ
る電圧降下が所定の値を下回らない場合に限って一定電
流を供給できる。出力電圧値ＶOUTが上昇する場合、電
流源Ｉ１０による電圧降下ＶＤＤ−ＶOUTは減少し、こ
の電圧降下の所定の限界値にまで達する。この所定の限
界値において、電流源から供給される電流は、その目標
値から偏差し始める。図２の概略的な線図によれば、こ
の電圧降下の値はＶＤＤ−ＶLOの値である。
は、電流源Ｉ１０を介して供給される電流が一定である
ことである。しかし、実際の電流源は、この電流源によ
る電圧降下が所定の値を下回らない場合に限って一定電
流を供給できる。出力電圧値ＶOUTが上昇する場合、電
流源Ｉ１０による電圧降下ＶＤＤ−ＶOUTは減少し、こ
の電圧降下の所定の限界値にまで達する。この所定の限
界値において、電流源から供給される電流は、その目標
値から偏差し始める。図２の概略的な線図によれば、こ
の電圧降下の値はＶＤＤ−ＶLOの値である。
【００２９】しかし、トランジスタＴ１０及びＴ２０と
電流源Ｉ１０との適切な設計仕様と供給される電流及び
電圧Ｖ２０の適切な選択とによって、この回路の線形制
御範囲の大きさを、限界値ＶLO及びＶLUがそれぞれの動
作電圧ＶＤＤ及びＶＳＳの近傍に位置するように形成す
ることができる。
電流源Ｉ１０との適切な設計仕様と供給される電流及び
電圧Ｖ２０の適切な選択とによって、この回路の線形制
御範囲の大きさを、限界値ＶLO及びＶLUがそれぞれの動
作電圧ＶＤＤ及びＶＳＳの近傍に位置するように形成す
ることができる。
【００３０】有利には、式（５）の伝達関数の直流電圧
成分Ｖ０を０ボルトに又は別個の明確に定義された値に
調整することができる。このためには、２つの方法があ
る。すなわち、 １. Ｔ１０のフローティングゲート電圧ＶFGは、一方
では供給される電流の関数であり、他方では関係式ＶO
＝ＶFG−ＶQP−ＶCHによって式（５）の伝達関数の値Ｖ
Oに直接作用を及ぼすので、電流Ｉ１０の適切な選択に
よって所望のＶOの値に調整することができる。
成分Ｖ０を０ボルトに又は別個の明確に定義された値に
調整することができる。このためには、２つの方法があ
る。すなわち、 １. Ｔ１０のフローティングゲート電圧ＶFGは、一方
では供給される電流の関数であり、他方では関係式ＶO
＝ＶFG−ＶQP−ＶCHによって式（５）の伝達関数の値Ｖ
Oに直接作用を及ぼすので、電流Ｉ１０の適切な選択に
よって所望のＶOの値に調整することができる。
【００３１】２. 図１のニューロンＭＯＳトランジス
タにもう一つ結合ゲートを増やして図３に図示した回路
を作ると、ウェイトｗadjを有するこのもう一つの結合
ゲートを電圧ＶOの調整に利用することができる。これ
は、動作中にこの結合ゲートに一定の直流電圧Ｖ１０を
印加しなくてはならないということを意味する。この一
定の直流電圧Ｖ１０の値は、ＶOを予め設定する際に調
整すればよい。
タにもう一つ結合ゲートを増やして図３に図示した回路
を作ると、ウェイトｗadjを有するこのもう一つの結合
ゲートを電圧ＶOの調整に利用することができる。これ
は、動作中にこの結合ゲートに一定の直流電圧Ｖ１０を
印加しなくてはならないということを意味する。この一
定の直流電圧Ｖ１０の値は、ＶOを予め設定する際に調
整すればよい。
【００３２】図１乃至は図３の回路の出力インピーダン
スｒOUT,gesは、電流源Ｉ１０の出力インピーダンスｒ
OUT,I10及びトランジスタＴ２０の差動出力インピーダ
ンスｒDS,T20から算出され、近似的に次式で表される。
スｒOUT,gesは、電流源Ｉ１０の出力インピーダンスｒ
OUT,I10及びトランジスタＴ２０の差動出力インピーダ
ンスｒDS,T20から算出され、近似的に次式で表される。
【００３３】
【数８】
【００３４】この式から比較的大きな出力インピーダン
スが得られる。多くの場合、比較的小さい出力インピー
ダンスを有する回路を使用するのが望ましい。出力イン
ピーダンスの有意義な低減は、さらに別のトランジスタ
Ｔ３０ならびにさらに別の電流源Ｉ３０を図４のように
付け加えることによって達成される。Ｔ３０は、この回
路ではソースフォロワとして作動する。この回路全体の
出力側はこのトランジスタのソース側の結合点であり、
このソース側の結合点は、ここでも図１及び３の回路と
同じように、ニューロンＭＯＳトランジスタＴ１0のウ
ェイトｗOUTを有する結合ゲートに接続されている。Ｔ
３０のゲートは、Ｔ２０のドレイン側の結合点と接続さ
れている。この回路の伝達関数は式（３）…（６）によ
って記述される。
スが得られる。多くの場合、比較的小さい出力インピー
ダンスを有する回路を使用するのが望ましい。出力イン
ピーダンスの有意義な低減は、さらに別のトランジスタ
Ｔ３０ならびにさらに別の電流源Ｉ３０を図４のように
付け加えることによって達成される。Ｔ３０は、この回
路ではソースフォロワとして作動する。この回路全体の
出力側はこのトランジスタのソース側の結合点であり、
このソース側の結合点は、ここでも図１及び３の回路と
同じように、ニューロンＭＯＳトランジスタＴ１0のウ
ェイトｗOUTを有する結合ゲートに接続されている。Ｔ
３０のゲートは、Ｔ２０のドレイン側の結合点と接続さ
れている。この回路の伝達関数は式（３）…（６）によ
って記述される。
【００３５】図１の回路を一般化したものが図５に図示
されている。この場合、それぞれウェイトを有する入力
側ＩＮ1…ＩＮnの入力信号を加算し、それらの合計を反
転させ増幅して出力側に供給する増幅器が重要である。
正式な記述法ではこの伝達関数は次式で与えられる。
されている。この場合、それぞれウェイトを有する入力
側ＩＮ1…ＩＮnの入力信号を加算し、それらの合計を反
転させ増幅して出力側に供給する増幅器が重要である。
正式な記述法ではこの伝達関数は次式で与えられる。
【００３６】
【数９】
【００３７】電圧ＶOの調整のための乃至は出力インピ
ーダンスを高めるための前述の手段は、この回路でも同
様に適用することができる。
ーダンスを高めるための前述の手段は、この回路でも同
様に適用することができる。
【００３８】図６には、ｋ個の非反転入力側及びｎ個の
反転入力側を有する増幅器乃至は加算器の回路が示され
ている。この回路は、図５の回路２つのカスケード接続
から成り立っている。この場合、考慮すべきことは、ニ
ューロンＭＯＳＦＥＴ Ｔ１１はｎ個の自由信号入力側
に対してｎ＋２個の結合ゲートを含まなければならない
ことである。１つの結合ゲートは、この回路全体の出力
信号の帰還のために使用され、もう１つの結合ゲート
は、Ｔ１０の第１段の出力信号を入力するために使用さ
れる。比較すると、トランジスタＴ１０は、ｋ個の自由
入力側に対して、ｋ＋1個の結合ゲートを有するだけで
よい。この回路の伝達関数は、次式で与えられる。
反転入力側を有する増幅器乃至は加算器の回路が示され
ている。この回路は、図５の回路２つのカスケード接続
から成り立っている。この場合、考慮すべきことは、ニ
ューロンＭＯＳＦＥＴ Ｔ１１はｎ個の自由信号入力側
に対してｎ＋２個の結合ゲートを含まなければならない
ことである。１つの結合ゲートは、この回路全体の出力
信号の帰還のために使用され、もう１つの結合ゲート
は、Ｔ１０の第１段の出力信号を入力するために使用さ
れる。比較すると、トランジスタＴ１０は、ｋ個の自由
入力側に対して、ｋ＋1個の結合ゲートを有するだけで
よい。この回路の伝達関数は、次式で与えられる。
【００３９】
【数１０】
【００４０】
【数１１】
【００４１】これらの式では当然パラメータｗOUT及び
ＶOごとに、両方のニューロンＭＯＳトランジスタのう
ちのどちらにこれらのパラメータが関係しているか、が
区別されなければならない。これは、それぞれのパラメ
ータの後ろの括弧の中にトランジスタを指定することに
よって行われている。
ＶOごとに、両方のニューロンＭＯＳトランジスタのう
ちのどちらにこれらのパラメータが関係しているか、が
区別されなければならない。これは、それぞれのパラメ
ータの後ろの括弧の中にトランジスタを指定することに
よって行われている。
【００４２】Ｔ１０乃至はＴ１１の両方の増幅器段の各
々に対する電圧ＶOの調整のための乃至は出力インピー
ダンスの向上のための前述の手段は、この回路でも図３
乃至は４との関連で説明したのと同様に適用することが
できる。
々に対する電圧ＶOの調整のための乃至は出力インピー
ダンスの向上のための前述の手段は、この回路でも図３
乃至は４との関連で説明したのと同様に適用することが
できる。
【００４３】当然ここで示された全ての回路をここで示
された実施例に対して相補的に構成することも可能であ
る。この場合、接続端子ＶＤＤ及びＶＳＳを交換しなけ
ればならない。トランジスタＴ１０、Ｔ１１、Ｔ２０及
びＴ３０はｐチャネルトランジスタとして構成されなけ
ればならない。
された実施例に対して相補的に構成することも可能であ
る。この場合、接続端子ＶＤＤ及びＶＳＳを交換しなけ
ればならない。トランジスタＴ１０、Ｔ１１、Ｔ２０及
びＴ３０はｐチャネルトランジスタとして構成されなけ
ればならない。
【図１】ニューロンＭＯＳトランジスタを有する本発明
の反転増幅器の回路図である。
の反転増幅器の回路図である。
【図２】図１の回路の伝達特性を示す概略的な線図であ
る。
る。
【図３】ＤＣ動作点の微調整のための付加的な入力側を
有する図１の増幅器の有利な改良実施例の回路図であ
る。
有する図１の増幅器の有利な改良実施例の回路図であ
る。
【図４】出力インピーダンスを低減するための付加的な
ＭＯＳトランジスタ及び電流源を有する図１の増幅器の
有利な改良実施例の回路図である。
ＭＯＳトランジスタ及び電流源を有する図１の増幅器の
有利な改良実施例の回路図である。
【図５】図１の増幅器を基礎にした、ｋ個の入力側を有
するニューロンＭＯＳトランジスタ反転増幅器の回路図
である。
するニューロンＭＯＳトランジスタ反転増幅器の回路図
である。
【図６】ｎ個の反転入力側及びｋ個の非反転入力側を有
する相応の一般的な加算増幅器の回路図である。
する相応の一般的な加算増幅器の回路図である。
１ 伝達特性曲線 ２ 伝達特性曲線 ３ 伝達特性曲線 ＶＤＤ 正の供給電圧 ＶＳＳ 負の供給電圧 Ｔ１０ ニューロンＭＯＳトランジスタ Ｔ１１ ニューロンＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス ルック ドイツ連邦共和国 ミュンヘン ヴァイデ ナー シュトラーセ 19 (72)発明者 エルトムーテ ヴォールラープ ドイツ連邦共和国 ミュンヘン フライラ ッシンガー シュトラーセ 17 (72)発明者 ドリス シュミット−ラントズィーデル ドイツ連邦共和国 オットーブルン ルー トヴィッヒ−トーマ−シュトラーセ ４
Claims (9)
- 【請求項１】 ニューロンＭＯＳトランジスタを有する
増幅器において、 前記ニューロンＭＯＳトランジスタの第１のゲートは増
幅器入力側（ＩＮ）に、前記ニューロンＭＯＳトランジ
スタの第２のゲートは増幅器出力側（ＯＵＴ）に接続さ
れており、 前記ニューロンＭＯＳトランジスタ（Ｔ１０）のドレイ
ン電圧を一定保持するための装置（Ｔ２０，Ｖ２０）の
第１の接続端子は、定電流源（Ｉ１０）に接続され、前
記増幅器出力側（ＯＵＴ）を形成し、 前記ドレイン電圧を一定保持するための前記装置の第２
の接続端子は、前記ニューロンＭＯＳトランジスタ（Ｔ
１０）の第１の接続端子に接続されており、 前記ニューロンＭＯＳトランジスタ（Ｔ１０）の第２の
接続端子は、固定電位（ＶＳＳ）に接続されている、ニ
ューロンＭＯＳトランジスタを有する増幅器。 - 【請求項２】 ニューロンＭＯＳトランジスタ（Ｔ１
０）のドレイン電圧を一定保持するための装置は、ＭＯ
Ｓトランジスタ（Ｔ２０）を有し、該ＭＯＳトランジス
タ（Ｔ２０）の第１の接続端子は、定電流源（Ｉ１０）
を介して供給電圧（ＶＤＤ）に接続されており、 前記ニューロンＭＯＳトランジスタ（Ｔ１０）の第１の
接続端子は、前記ＭＯＳトランジスタ（Ｔ２０）の第２
の接続端子に接続され、前記ニューロンＭＯＳトランジ
スタ（Ｔ１０）の第２の接続端子は、基準電位（ＶＳ
Ｓ）に接続されており、 前記ＭＯＳトランジスタ（Ｔ２０）のゲートは、電圧源
（Ｖ２０）に接続されていることを特徴とする請求項１
記載の増幅器。 - 【請求項３】 第１のゲートは入力ウェイト（Ｗin）を
生じさせ、第２のゲートは出力ウェイト（Ｗout）を生
じさせ、これらのウェイトはこれらのゲートの面積を介
して生じ、 増幅率は、入力ウェイトの出力ウェイトに対するウェイ
ト比の選択によって調整可能であることを特徴とする請
求項１又は２記載の増幅器。 - 【請求項４】 ニューロンＭＯＳトランジスタは、調整
ウェイト（Ｗab）を有する第３のゲートを有し、前記調
整ウェイトは前記第３のゲートの面積を介して生じ、 該第３のゲートは、直流電圧動作点を調整するために、
調整電圧（Ｖ１０）に接続されることを特徴とする請求
項１〜３までのうちの１項記載の増幅器。 - 【請求項５】 ＭＯＳトランジスタの第１の接続端子
（Ｔ２０）は、付加的なＭＯＳトランジスタ（Ｔ３０）
のゲートに接続され、該付加的なＭＯＳトランジスタ
（Ｔ３０）の第１の接続端子は供給電圧に接続され、さ
らに前記付加的なＭＯＳトランジスタ（Ｔ３０）の第２
の接続端子は別の電流源（Ｉ３０）を介して基準電位に
接続されており、 前記ＭＯＳトランジスタ（Ｔ２０）の第１の接続端子の
代わりに、前記付加的なＭＯＳトランジスタ（Ｔ３０）
の第２の接続端子が増幅器出力側（ＯＵＴ）を形成する
ことを特徴とする請求項１〜４までのうちの１項記載の
増幅器。 - 【請求項６】 請求項１、２、４及び５のうちの１項記
載の増幅器を使用する反転加算増幅器において、 ニューロンＭＯＳトランジスタは、それぞれ別の入力ウ
ェイト（Ｗin,2…Ｗin, ｎ）を有する少なくとも１つの
別のゲートを有し、該少なくとも１つの別のゲートはそ
れぞれ別の増幅器入力側（ＩＮ2…ＩＮｎ）に接続され
ている、請求項１、２、４及び５のうちの１項記載の増
幅器を使用する反転加算増幅器。 - 【請求項７】 それぞれの増幅率（Ｖi）は、それぞれ
入力ウェイト（Ｗin,i）の出力ウェイト（Ｗout）に対
するウェイト比の選択によって調整可能であることを特
徴とする、請求項６記載の反転加算増幅器。 - 【請求項８】 請求項１〜７までのうちの１項記載の２
つの増幅器の直列回路を使用するユニバーサル加算増幅
器において、 ２つの増幅器のうちの第１の増幅器のｋ個の入力側は加
算増幅器の非反転入力側を形成し、２つの増幅器のうち
の第２の増幅器のｎ個の入力側はユニバーサル加算増幅
器の反転入力側を形成し、 前記第１の増幅器の乃至は反転加算増幅器の増幅器出力
側は、前記第２の増幅器のニューロントランジスタ（Ｔ
１１）の別の付加的なゲートに接続され、 前記第２の増幅器の乃至は反転加算増幅器の増幅器出力
側は、前記ユニバーサル加算増幅器の増幅器出力側（Ｏ
ＵＴ）を形成することを特徴とする、請求項１〜７まで
のうちの１項記載の２つの増幅器の直列回路を使用する
ユニバーサル加算増幅器。 - 【請求項９】 非反転入力側（ＩＮ１…ＩＮｋ）に対す
る増幅率は、 第１の増幅器の乃至は反転加算増幅器のニューロンＭＯ
Ｓトランジスタにおける入力ウェイト（Ｗin,i）の出力
ウェイト（Ｗout）に対するウェイト比の選択によって
も、 第２の増幅器の乃至は反転加算増幅器のニューロンＭＯ
Ｓトランジスタにおける前記別の付加的なゲートの入力
ウェイト（Ｗin,k ＋２）の出力ウェイト（Ｗout）に対
するウェイト比の選択によっても調整可能であることを
特徴とする請求項８記載のユニバーサル加算増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19630112A DE19630112C1 (de) | 1996-07-25 | 1996-07-25 | Verstärker mit Neuron-MOS-Transistoren |
| DE19630112.2 | 1996-07-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079626A true JPH1079626A (ja) | 1998-03-24 |
Family
ID=7800874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200127A Ceased JPH1079626A (ja) | 1996-07-25 | 1997-07-25 | ニューロンｍｏｓトランジスタを有する増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5939945A (ja) |
| EP (1) | EP0821475B1 (ja) |
| JP (1) | JPH1079626A (ja) |
| DE (2) | DE19630112C1 (ja) |
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|---|---|---|---|---|
| US6965142B2 (en) * | 1995-03-07 | 2005-11-15 | Impinj, Inc. | Floating-gate semiconductor structures |
| US6664909B1 (en) | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| TWI251166B (en) * | 2001-11-26 | 2006-03-11 | Expl Of Next Generation Co Ltd | Synapse element with learning function and semiconductor integrated circuit device including the synapse element |
| US6958646B1 (en) | 2002-05-28 | 2005-10-25 | Impinj, Inc. | Autozeroing floating-gate amplifier |
| US6909389B1 (en) | 2002-06-14 | 2005-06-21 | Impinj, Inc. | Method and apparatus for calibration of an array of scaled electronic circuit elements |
| US7221596B2 (en) * | 2002-07-05 | 2007-05-22 | Impinj, Inc. | pFET nonvolatile memory |
| US6950342B2 (en) * | 2002-07-05 | 2005-09-27 | Impinj, Inc. | Differential floating gate nonvolatile memories |
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| WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
| JP4262545B2 (ja) * | 2003-07-09 | 2009-05-13 | 三菱電機株式会社 | カスコード接続回路及びその集積回路 |
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| US7501953B2 (en) * | 2004-04-13 | 2009-03-10 | Impinj Inc | RFID readers transmitting preambles denoting communication parameters and RFID tags interpreting the same and methods |
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| US7679957B2 (en) * | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
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| CN117499840B (zh) * | 2024-01-03 | 2024-04-30 | 广州市锐丰音响科技股份有限公司 | 一种带音响装置的操作模块 |
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|---|---|---|---|---|
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| DE2938347A1 (de) * | 1979-09-21 | 1981-04-09 | Siemens AG, 1000 Berlin und 8000 München | Abgleichbare referenzspannungsquelle auf einem integrierten fet-baustein |
| JPS57207405A (en) * | 1981-06-16 | 1982-12-20 | Nec Corp | Broad band negative feedback amplifying circuit |
| US4935702A (en) * | 1988-12-09 | 1990-06-19 | Synaptics, Inc. | Subthreshold CMOS amplifier with offset adaptation |
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| US5444821A (en) * | 1993-11-10 | 1995-08-22 | United Microelectronics Corp. | Artificial neuron element with electrically programmable synaptic weight for neural networks |
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1997
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