JPH1079626A - ニューロンmosトランジスタを有する増幅器 - Google Patents
ニューロンmosトランジスタを有する増幅器Info
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- JPH1079626A JPH1079626A JP9200127A JP20012797A JPH1079626A JP H1079626 A JPH1079626 A JP H1079626A JP 9200127 A JP9200127 A JP 9200127A JP 20012797 A JP20012797 A JP 20012797A JP H1079626 A JPH1079626 A JP H1079626A
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- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
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- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
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Abstract
(57)【要約】
【課題】 わずかな構成要素によって実現できる、精確
に調整可能な増幅率を有する大信号線形増幅器乃至は加
算増幅器を提供することである。 【解決手段】 上記課題は、ニューロンMOSトランジ
スタの第1のゲートは増幅器入力側に、ニューロンMO
Sトランジスタの第2のゲートは増幅器出力側に接続さ
れ、ニューロンMOSトランジスタのドレイン電圧を一
定保持するための装置の第1の接続端子は定電流源に接
続され増幅器出力側を形成し、ドレイン電圧を一定保持
するための装置の第2の接続端子はニューロンMOSト
ランジスタの第1の接続端子に接続され、ニューロンM
OSトランジスタの第2の接続端子は固定電位に接続さ
れることによって解決される。
に調整可能な増幅率を有する大信号線形増幅器乃至は加
算増幅器を提供することである。 【解決手段】 上記課題は、ニューロンMOSトランジ
スタの第1のゲートは増幅器入力側に、ニューロンMO
Sトランジスタの第2のゲートは増幅器出力側に接続さ
れ、ニューロンMOSトランジスタのドレイン電圧を一
定保持するための装置の第1の接続端子は定電流源に接
続され増幅器出力側を形成し、ドレイン電圧を一定保持
するための装置の第2の接続端子はニューロンMOSト
ランジスタの第1の接続端子に接続され、ニューロンM
OSトランジスタの第2の接続端子は固定電位に接続さ
れることによって解決される。
Description
【0001】
【発明の属する技術分野】本発明は、ニューロンMOS
トランジスタを有する増幅器に関する。
トランジスタを有する増幅器に関する。
【0002】
【従来の技術】多くのアナログ回路アプリケーションに
おいて、例えば、ビデオ及びオーディオ装置において、
センサ装置において、アナログコンピュータにおいて、
ファジィ回路、ニューラルネット等々の(部分的)構成
要素の所定の実現形態において、増幅器回路及び加算増
幅器が必要とされる。この増幅器回路及び加算増幅器は
大信号線形伝達特性を有する。このような回路に対して
は、通常は演算増幅器回路が使用される。この回路は、
マイクロ電子回路においてこれを技術的に実現する点で
は比較的コスト高である。これは次のことを意味する。
すなわち、とりわけ多数のこのような回路を使用する装
置は、大きな必要スペースによって際立ってしまうとい
うことを意味する。さらに、このような装置の個々の回
路の電力消費も問題である。また、このような場合に必
然的に使用される、異なる回路を接続するための相当長
い信号供給線路も、その寄生容量及びクロストーク影響
によって問題をもたらす。
おいて、例えば、ビデオ及びオーディオ装置において、
センサ装置において、アナログコンピュータにおいて、
ファジィ回路、ニューラルネット等々の(部分的)構成
要素の所定の実現形態において、増幅器回路及び加算増
幅器が必要とされる。この増幅器回路及び加算増幅器は
大信号線形伝達特性を有する。このような回路に対して
は、通常は演算増幅器回路が使用される。この回路は、
マイクロ電子回路においてこれを技術的に実現する点で
は比較的コスト高である。これは次のことを意味する。
すなわち、とりわけ多数のこのような回路を使用する装
置は、大きな必要スペースによって際立ってしまうとい
うことを意味する。さらに、このような装置の個々の回
路の電力消費も問題である。また、このような場合に必
然的に使用される、異なる回路を接続するための相当長
い信号供給線路も、その寄生容量及びクロストーク影響
によって問題をもたらす。
【0003】IEEE Transactions on Electron Devices,
Vol.39, No.6, June 1992,1444〜1455ページから、ニュ
ーロンMOSトランジスタの構造及び動作方法とこのニ
ューロンMOSトランジスタを増幅器乃至は加算増幅器
として使用することが公知である。この場合、ニューロ
ンMOSトランジスタはソースフォロワとして接続され
ている。
Vol.39, No.6, June 1992,1444〜1455ページから、ニュ
ーロンMOSトランジスタの構造及び動作方法とこのニ
ューロンMOSトランジスタを増幅器乃至は加算増幅器
として使用することが公知である。この場合、ニューロ
ンMOSトランジスタはソースフォロワとして接続され
ている。
【0004】
【発明が解決しようとする課題】本発明の課題は、わず
かな構成要素によって実現できる、精確に調整可能な増
幅率を有する大信号線形増幅器乃至は加算増幅器を提供
することである。
かな構成要素によって実現できる、精確に調整可能な増
幅率を有する大信号線形増幅器乃至は加算増幅器を提供
することである。
【0005】
【課題を解決するための手段】上記課題は、ニューロン
MOSトランジスタの第1のゲートは増幅器入力側に、
ニューロンMOSトランジスタの第2のゲートは増幅器
出力側に接続されており、ニューロンMOSトランジス
タのドレイン電圧を一定保持するための装置の第1の接
続端子は、定電流源に接続され、増幅器出力側を形成
し、ドレイン電圧を一定保持するための装置の第2の接
続端子はニューロンMOSトランジスタの第1の接続端
子に接続されており、ニューロンMOSトランジスタの
第2の接続端子は、固定電位に接続されていることによ
って解決される。
MOSトランジスタの第1のゲートは増幅器入力側に、
ニューロンMOSトランジスタの第2のゲートは増幅器
出力側に接続されており、ニューロンMOSトランジス
タのドレイン電圧を一定保持するための装置の第1の接
続端子は、定電流源に接続され、増幅器出力側を形成
し、ドレイン電圧を一定保持するための装置の第2の接
続端子はニューロンMOSトランジスタの第1の接続端
子に接続されており、ニューロンMOSトランジスタの
第2の接続端子は、固定電位に接続されていることによ
って解決される。
【0006】
【発明の実施の形態】本発明によって、とりわけ次のよ
うな利点が得られる。すなわち、回路の必要スペース及
び電力消費が僅少であること、増幅率は回路で使用する
ニューロンMOSトランジスタのレイアウトの幾何学的
構成を介して正確に調整可能であること、回路の入力側
は、それぞれの入力側を駆動する電源に容量的にのみ負
荷をかけ、これはとりわけ高インピーダンスの入力信号
において重要であること、そして、回路は連続的に作動
し、これによりスイッチトキャパシタ回路において発生
するクロック入力結合によるノイズの問題も解消するこ
と、というような利点が得られる。
うな利点が得られる。すなわち、回路の必要スペース及
び電力消費が僅少であること、増幅率は回路で使用する
ニューロンMOSトランジスタのレイアウトの幾何学的
構成を介して正確に調整可能であること、回路の入力側
は、それぞれの入力側を駆動する電源に容量的にのみ負
荷をかけ、これはとりわけ高インピーダンスの入力信号
において重要であること、そして、回路は連続的に作動
し、これによりスイッチトキャパシタ回路において発生
するクロック入力結合によるノイズの問題も解消するこ
と、というような利点が得られる。
【0007】本発明の改良実施形態は従属請求項から得
られる。
られる。
【0008】
【実施例】本発明を次に図面にもとづいて詳しく説明す
る。
る。
【0009】説明にあたって、次のような約束事を取り
決めておく。アース電位GNDは0ボルトであり、回路
はGND電位を基準にして対称的な供給電圧によって動
作される。正の供給電圧はVDDによって示され、負の
供給電圧はVSSによって示される。供給電圧の対称性
のためにVDD=−VSSが成り立つ。ニューロンMO
SFETに対しては、Sibataの刊行物に記載されている
記号を使用する。この刊行物の図面からは入力側IN1
…INnが見て取れる。これらの入力側IN1…INnは
結合ゲートGK1…GKnに接続されている。さらに、フ
ローティングゲートFG、チャネル領域CHと接続端子
ソース(S)及びトレイン(D)が見て取れる。
決めておく。アース電位GNDは0ボルトであり、回路
はGND電位を基準にして対称的な供給電圧によって動
作される。正の供給電圧はVDDによって示され、負の
供給電圧はVSSによって示される。供給電圧の対称性
のためにVDD=−VSSが成り立つ。ニューロンMO
SFETに対しては、Sibataの刊行物に記載されている
記号を使用する。この刊行物の図面からは入力側IN1
…INnが見て取れる。これらの入力側IN1…INnは
結合ゲートGK1…GKnに接続されている。さらに、フ
ローティングゲートFG、チャネル領域CHと接続端子
ソース(S)及びトレイン(D)が見て取れる。
【0010】さらに次のような定義を取り決める。結合
ゲートGKiとフローティングゲートFGとの間の容量
は、CIN,iによって示される。ソース・ドレインオーバ
ーラップ容量を含めてフローティングゲートFGとチャ
ネル領域CHとの間の容量はCFGによって示される。こ
の容量のy方向における単位長さあたりの容量は、C´
FGによって示される。この場合、yベクトルはこのトラ
ンジスタのチャネル領域の電流フローに平行である。C
´FGは、次式で与えられる。
ゲートGKiとフローティングゲートFGとの間の容量
は、CIN,iによって示される。ソース・ドレインオーバ
ーラップ容量を含めてフローティングゲートFGとチャ
ネル領域CHとの間の容量はCFGによって示される。こ
の容量のy方向における単位長さあたりの容量は、C´
FGによって示される。この場合、yベクトルはこのトラ
ンジスタのチャネル領域の電流フローに平行である。C
´FGは、次式で与えられる。
【0011】
【数1】
【0012】入力側のウェイトwiによって、結合容量
CIN,iと全容量Cgesの合計との比がわかる。この全容
量Cgesの合計の1つの電極はフローティングゲートF
Gを表す。すなわち、次式が成り立つ。
CIN,iと全容量Cgesの合計との比がわかる。この全容
量Cgesの合計の1つの電極はフローティングゲートF
Gを表す。すなわち、次式が成り立つ。
【0013】
【数2】
【0014】入力側INiの結合容量CIN,iは結合ゲー
トGKiの面積に比例するので、入力側のウェイトw
iは、相応する結合ゲートの面積を介して調整される。
例えば、式(2)から次のことが導かれる。すなわち、
2つの入力側INi及びINj、ただしi≠j、のウェイト
の比はそれぞれの結合ゲートの面積比を介して調整され
る。すなわち、次式が成り立つ。
トGKiの面積に比例するので、入力側のウェイトw
iは、相応する結合ゲートの面積を介して調整される。
例えば、式(2)から次のことが導かれる。すなわち、
2つの入力側INi及びINj、ただしi≠j、のウェイト
の比はそれぞれの結合ゲートの面積比を介して調整され
る。すなわち、次式が成り立つ。
【0015】
【数3】
【0016】以下に示す全ての回路の基本原理は、図1
に示されている入力側IN及び出力側OUTを有する反
転増幅器に基づく。この回路は、ニューロンMOSFE
TT10、もう一つのnチャネルMOSFET T2
0、電圧源V20及び電流源I10から構成されてい
る。この電流源は例えばpチャネルMOSカレントミラ
ーの出力側によって実現できる。このためには、カレン
トミラー回路の構成に応じて、電流源出力側ごとに1つ
又は2つのpチャネルMOSトランジスタが必要であ
る。回路の入力側INは、ウェイトwINを有するニュー
ロンMOSトランジスタT10の結合ゲートに接続され
ている。回路の出力側OUTは、ウェイトwOUTを有す
るT10のもう一つの結合ゲートに接続されている。
に示されている入力側IN及び出力側OUTを有する反
転増幅器に基づく。この回路は、ニューロンMOSFE
TT10、もう一つのnチャネルMOSFET T2
0、電圧源V20及び電流源I10から構成されてい
る。この電流源は例えばpチャネルMOSカレントミラ
ーの出力側によって実現できる。このためには、カレン
トミラー回路の構成に応じて、電流源出力側ごとに1つ
又は2つのpチャネルMOSトランジスタが必要であ
る。回路の入力側INは、ウェイトwINを有するニュー
ロンMOSトランジスタT10の結合ゲートに接続され
ている。回路の出力側OUTは、ウェイトwOUTを有す
るT10のもう一つの結合ゲートに接続されている。
【0017】電流源I10によって一定の電流(Querst
rom)が両方のトランジスタT10及びT20を通って
印加される。T20のゲートには、電圧源V20を介し
てほぼ≦0ボルトの範囲の一定のバイアス電圧が印加さ
れる。同時にこの回路の出力側OUTの結合点電位であ
る、T20のドレイン電位が、V20−Vth, T20よ
りも大きい場合には、T20の動作点は飽和領域にあ
る。ここで、Vth, T20はT20のしきい値電圧を表
す。まず、電流源I10から供給される電流がこの回路
の結合点OUTの電圧から独立していることを前提とす
れば、T20の動作点が飽和領域にある全出力電圧の領
域は、この回路の定格動作の場合を表す。V20を適当
に選択すれば、非常に広い出力電圧領域が可能である。
rom)が両方のトランジスタT10及びT20を通って
印加される。T20のゲートには、電圧源V20を介し
てほぼ≦0ボルトの範囲の一定のバイアス電圧が印加さ
れる。同時にこの回路の出力側OUTの結合点電位であ
る、T20のドレイン電位が、V20−Vth, T20よ
りも大きい場合には、T20の動作点は飽和領域にあ
る。ここで、Vth, T20はT20のしきい値電圧を表
す。まず、電流源I10から供給される電流がこの回路
の結合点OUTの電圧から独立していることを前提とす
れば、T20の動作点が飽和領域にある全出力電圧の領
域は、この回路の定格動作の場合を表す。V20を適当
に選択すれば、非常に広い出力電圧領域が可能である。
【0018】T20は定格動作の場合に飽和領域で動作
するので、T20に一定のゲートソース電圧が生じる。
またT20のゲート電位は電圧源V20を介して予め設
定されるので、T20のソース電位も、そしてこれによ
ってT10のソース電位も一定になる。
するので、T20に一定のゲートソース電圧が生じる。
またT20のゲート電位は電圧源V20を介して予め設
定されるので、T20のソース電位も、そしてこれによ
ってT10のソース電位も一定になる。
【0019】電流源I10から印加される電流を供給す
るために、T10のフローティングゲートでは所定のフ
ローティングゲートレベルVFGが生じなければならな
い。このフローティングゲートレベルは、全容量の容量
分圧器を介して発生する。この全容量の1つの電極はフ
ローティングゲート自身である。さらに、起こりうる過
程に起因してこのフローティングゲートが帯電し電位V
QPになることも考慮すれば、フローティングゲートレベ
ルVFGは、一般的な形では次式によって記述される。
るために、T10のフローティングゲートでは所定のフ
ローティングゲートレベルVFGが生じなければならな
い。このフローティングゲートレベルは、全容量の容量
分圧器を介して発生する。この全容量の1つの電極はフ
ローティングゲート自身である。さらに、起こりうる過
程に起因してこのフローティングゲートが帯電し電位V
QPになることも考慮すれば、フローティングゲートレベ
ルVFGは、一般的な形では次式によって記述される。
【0020】
【数4】
【0021】この式の中の積分は、CFGからの寄与を表
す。この寄与は、チャネル領域の単位長さあたりの容量
C´FG(y)及びニューロンMOSFET T10のチ
ャネル電位V(y)に関する積分から生じる。T10の
ドレイン電位及びソース電位は一定であり、さらに固定
的に供給される電流のためにチャネル領域の局所的面積
電荷密度も一定であるので、パラメータC´FG(y)及
びV(y)は動作中には変化し得ない。つまり、入出力
電圧VIN及びVOUTの瞬時値は、これらのパラメータの
値に影響を与えない。よって、この積分は定数であり、
この定数の値は以下ではVCHによって示される。式
(3)は、従って次式に変形される。
す。この寄与は、チャネル領域の単位長さあたりの容量
C´FG(y)及びニューロンMOSFET T10のチ
ャネル電位V(y)に関する積分から生じる。T10の
ドレイン電位及びソース電位は一定であり、さらに固定
的に供給される電流のためにチャネル領域の局所的面積
電荷密度も一定であるので、パラメータC´FG(y)及
びV(y)は動作中には変化し得ない。つまり、入出力
電圧VIN及びVOUTの瞬時値は、これらのパラメータの
値に影響を与えない。よって、この積分は定数であり、
この定数の値は以下ではVCHによって示される。式
(3)は、従って次式に変形される。
【0022】
【数5】
【0023】この式をVOUTについて解き、さらに定数
VFG、VQP、VCHをまとめて1つの定数VO=VFG−V
QP−VCHを作れば、次式が得られる。
VFG、VQP、VCHをまとめて1つの定数VO=VFG−V
QP−VCHを作れば、次式が得られる。
【0024】
【数6】
【0025】よって、入力電圧VINの大信号の変化ΔV
INの関数としての出力電圧VOUTの各変化、それも大信
号の変化ΔVOUTに対して、次式が成り立つ。
INの関数としての出力電圧VOUTの各変化、それも大信
号の変化ΔVOUTに対して、次式が成り立つ。
【0026】
【数7】
【0027】図2は、wIN=wOUTにおいて、値VOが異
なる場合の式(5)による伝達特性の概略的な線図を示
す。伝達特性曲線1は負のゼロ点電圧V01を有し、伝
達特性曲線2はゼロ点電圧V02=0を有し、伝達特性
曲線3は正のゼロ点電圧を有している。この回路が線形
に動作する制御範囲は電圧VLOとVLUとによって限界づ
けられている。制御範囲の下方の限界VLUは次のことに
起因する。すなわち、同時にT20のドレイン電位を形
成する出力電圧VOUTがこの値の下側にある場合には、
T20の動作点が、もはや十分大きくはないドレイン・
ソース電圧のために飽和領域から3極管領域(非飽和領
域)に移動することに起因する。しかし、T20の動作
点がこの3極管領域にある限りは、T20のソース電圧
そしてまたT10のドレイン電圧は、T20のドレイン
電圧すなわち出力電圧OUTの関数である。しかし、式
(3)…(6b)に関する論拠によれば、所望の線形伝
達特性のための前提条件は、T10のドレイン電位が一
定であることである。これは、出力電圧VOUT≦VLUの
場合にはもはや実現されない。
なる場合の式(5)による伝達特性の概略的な線図を示
す。伝達特性曲線1は負のゼロ点電圧V01を有し、伝
達特性曲線2はゼロ点電圧V02=0を有し、伝達特性
曲線3は正のゼロ点電圧を有している。この回路が線形
に動作する制御範囲は電圧VLOとVLUとによって限界づ
けられている。制御範囲の下方の限界VLUは次のことに
起因する。すなわち、同時にT20のドレイン電位を形
成する出力電圧VOUTがこの値の下側にある場合には、
T20の動作点が、もはや十分大きくはないドレイン・
ソース電圧のために飽和領域から3極管領域(非飽和領
域)に移動することに起因する。しかし、T20の動作
点がこの3極管領域にある限りは、T20のソース電圧
そしてまたT10のドレイン電圧は、T20のドレイン
電圧すなわち出力電圧OUTの関数である。しかし、式
(3)…(6b)に関する論拠によれば、所望の線形伝
達特性のための前提条件は、T10のドレイン電位が一
定であることである。これは、出力電圧VOUT≦VLUの
場合にはもはや実現されない。
【0028】線形伝達特性のためのもう一つの前提条件
は、電流源I10を介して供給される電流が一定である
ことである。しかし、実際の電流源は、この電流源によ
る電圧降下が所定の値を下回らない場合に限って一定電
流を供給できる。出力電圧値VOUTが上昇する場合、電
流源I10による電圧降下VDD−VOUTは減少し、こ
の電圧降下の所定の限界値にまで達する。この所定の限
界値において、電流源から供給される電流は、その目標
値から偏差し始める。図2の概略的な線図によれば、こ
の電圧降下の値はVDD−VLOの値である。
は、電流源I10を介して供給される電流が一定である
ことである。しかし、実際の電流源は、この電流源によ
る電圧降下が所定の値を下回らない場合に限って一定電
流を供給できる。出力電圧値VOUTが上昇する場合、電
流源I10による電圧降下VDD−VOUTは減少し、こ
の電圧降下の所定の限界値にまで達する。この所定の限
界値において、電流源から供給される電流は、その目標
値から偏差し始める。図2の概略的な線図によれば、こ
の電圧降下の値はVDD−VLOの値である。
【0029】しかし、トランジスタT10及びT20と
電流源I10との適切な設計仕様と供給される電流及び
電圧V20の適切な選択とによって、この回路の線形制
御範囲の大きさを、限界値VLO及びVLUがそれぞれの動
作電圧VDD及びVSSの近傍に位置するように形成す
ることができる。
電流源I10との適切な設計仕様と供給される電流及び
電圧V20の適切な選択とによって、この回路の線形制
御範囲の大きさを、限界値VLO及びVLUがそれぞれの動
作電圧VDD及びVSSの近傍に位置するように形成す
ることができる。
【0030】有利には、式(5)の伝達関数の直流電圧
成分V0を0ボルトに又は別個の明確に定義された値に
調整することができる。このためには、2つの方法があ
る。すなわち、 1. T10のフローティングゲート電圧VFGは、一方
では供給される電流の関数であり、他方では関係式VO
=VFG−VQP−VCHによって式(5)の伝達関数の値V
Oに直接作用を及ぼすので、電流I10の適切な選択に
よって所望のVOの値に調整することができる。
成分V0を0ボルトに又は別個の明確に定義された値に
調整することができる。このためには、2つの方法があ
る。すなわち、 1. T10のフローティングゲート電圧VFGは、一方
では供給される電流の関数であり、他方では関係式VO
=VFG−VQP−VCHによって式(5)の伝達関数の値V
Oに直接作用を及ぼすので、電流I10の適切な選択に
よって所望のVOの値に調整することができる。
【0031】2. 図1のニューロンMOSトランジス
タにもう一つ結合ゲートを増やして図3に図示した回路
を作ると、ウェイトwadjを有するこのもう一つの結合
ゲートを電圧VOの調整に利用することができる。これ
は、動作中にこの結合ゲートに一定の直流電圧V10を
印加しなくてはならないということを意味する。この一
定の直流電圧V10の値は、VOを予め設定する際に調
整すればよい。
タにもう一つ結合ゲートを増やして図3に図示した回路
を作ると、ウェイトwadjを有するこのもう一つの結合
ゲートを電圧VOの調整に利用することができる。これ
は、動作中にこの結合ゲートに一定の直流電圧V10を
印加しなくてはならないということを意味する。この一
定の直流電圧V10の値は、VOを予め設定する際に調
整すればよい。
【0032】図1乃至は図3の回路の出力インピーダン
スrOUT,gesは、電流源I10の出力インピーダンスr
OUT,I10及びトランジスタT20の差動出力インピーダ
ンスrDS,T20から算出され、近似的に次式で表される。
スrOUT,gesは、電流源I10の出力インピーダンスr
OUT,I10及びトランジスタT20の差動出力インピーダ
ンスrDS,T20から算出され、近似的に次式で表される。
【0033】
【数8】
【0034】この式から比較的大きな出力インピーダン
スが得られる。多くの場合、比較的小さい出力インピー
ダンスを有する回路を使用するのが望ましい。出力イン
ピーダンスの有意義な低減は、さらに別のトランジスタ
T30ならびにさらに別の電流源I30を図4のように
付け加えることによって達成される。T30は、この回
路ではソースフォロワとして作動する。この回路全体の
出力側はこのトランジスタのソース側の結合点であり、
このソース側の結合点は、ここでも図1及び3の回路と
同じように、ニューロンMOSトランジスタT10のウ
ェイトwOUTを有する結合ゲートに接続されている。T
30のゲートは、T20のドレイン側の結合点と接続さ
れている。この回路の伝達関数は式(3)…(6)によ
って記述される。
スが得られる。多くの場合、比較的小さい出力インピー
ダンスを有する回路を使用するのが望ましい。出力イン
ピーダンスの有意義な低減は、さらに別のトランジスタ
T30ならびにさらに別の電流源I30を図4のように
付け加えることによって達成される。T30は、この回
路ではソースフォロワとして作動する。この回路全体の
出力側はこのトランジスタのソース側の結合点であり、
このソース側の結合点は、ここでも図1及び3の回路と
同じように、ニューロンMOSトランジスタT10のウ
ェイトwOUTを有する結合ゲートに接続されている。T
30のゲートは、T20のドレイン側の結合点と接続さ
れている。この回路の伝達関数は式(3)…(6)によ
って記述される。
【0035】図1の回路を一般化したものが図5に図示
されている。この場合、それぞれウェイトを有する入力
側IN1…INnの入力信号を加算し、それらの合計を反
転させ増幅して出力側に供給する増幅器が重要である。
正式な記述法ではこの伝達関数は次式で与えられる。
されている。この場合、それぞれウェイトを有する入力
側IN1…INnの入力信号を加算し、それらの合計を反
転させ増幅して出力側に供給する増幅器が重要である。
正式な記述法ではこの伝達関数は次式で与えられる。
【0036】
【数9】
【0037】電圧VOの調整のための乃至は出力インピ
ーダンスを高めるための前述の手段は、この回路でも同
様に適用することができる。
ーダンスを高めるための前述の手段は、この回路でも同
様に適用することができる。
【0038】図6には、k個の非反転入力側及びn個の
反転入力側を有する増幅器乃至は加算器の回路が示され
ている。この回路は、図5の回路2つのカスケード接続
から成り立っている。この場合、考慮すべきことは、ニ
ューロンMOSFET T11はn個の自由信号入力側
に対してn+2個の結合ゲートを含まなければならない
ことである。1つの結合ゲートは、この回路全体の出力
信号の帰還のために使用され、もう1つの結合ゲート
は、T10の第1段の出力信号を入力するために使用さ
れる。比較すると、トランジスタT10は、k個の自由
入力側に対して、k+1個の結合ゲートを有するだけで
よい。この回路の伝達関数は、次式で与えられる。
反転入力側を有する増幅器乃至は加算器の回路が示され
ている。この回路は、図5の回路2つのカスケード接続
から成り立っている。この場合、考慮すべきことは、ニ
ューロンMOSFET T11はn個の自由信号入力側
に対してn+2個の結合ゲートを含まなければならない
ことである。1つの結合ゲートは、この回路全体の出力
信号の帰還のために使用され、もう1つの結合ゲート
は、T10の第1段の出力信号を入力するために使用さ
れる。比較すると、トランジスタT10は、k個の自由
入力側に対して、k+1個の結合ゲートを有するだけで
よい。この回路の伝達関数は、次式で与えられる。
【0039】
【数10】
【0040】
【数11】
【0041】これらの式では当然パラメータwOUT及び
VOごとに、両方のニューロンMOSトランジスタのう
ちのどちらにこれらのパラメータが関係しているか、が
区別されなければならない。これは、それぞれのパラメ
ータの後ろの括弧の中にトランジスタを指定することに
よって行われている。
VOごとに、両方のニューロンMOSトランジスタのう
ちのどちらにこれらのパラメータが関係しているか、が
区別されなければならない。これは、それぞれのパラメ
ータの後ろの括弧の中にトランジスタを指定することに
よって行われている。
【0042】T10乃至はT11の両方の増幅器段の各
々に対する電圧VOの調整のための乃至は出力インピー
ダンスの向上のための前述の手段は、この回路でも図3
乃至は4との関連で説明したのと同様に適用することが
できる。
々に対する電圧VOの調整のための乃至は出力インピー
ダンスの向上のための前述の手段は、この回路でも図3
乃至は4との関連で説明したのと同様に適用することが
できる。
【0043】当然ここで示された全ての回路をここで示
された実施例に対して相補的に構成することも可能であ
る。この場合、接続端子VDD及びVSSを交換しなけ
ればならない。トランジスタT10、T11、T20及
びT30はpチャネルトランジスタとして構成されなけ
ればならない。
された実施例に対して相補的に構成することも可能であ
る。この場合、接続端子VDD及びVSSを交換しなけ
ればならない。トランジスタT10、T11、T20及
びT30はpチャネルトランジスタとして構成されなけ
ればならない。
【図1】ニューロンMOSトランジスタを有する本発明
の反転増幅器の回路図である。
の反転増幅器の回路図である。
【図2】図1の回路の伝達特性を示す概略的な線図であ
る。
る。
【図3】DC動作点の微調整のための付加的な入力側を
有する図1の増幅器の有利な改良実施例の回路図であ
る。
有する図1の増幅器の有利な改良実施例の回路図であ
る。
【図4】出力インピーダンスを低減するための付加的な
MOSトランジスタ及び電流源を有する図1の増幅器の
有利な改良実施例の回路図である。
MOSトランジスタ及び電流源を有する図1の増幅器の
有利な改良実施例の回路図である。
【図5】図1の増幅器を基礎にした、k個の入力側を有
するニューロンMOSトランジスタ反転増幅器の回路図
である。
するニューロンMOSトランジスタ反転増幅器の回路図
である。
【図6】n個の反転入力側及びk個の非反転入力側を有
する相応の一般的な加算増幅器の回路図である。
する相応の一般的な加算増幅器の回路図である。
1 伝達特性曲線 2 伝達特性曲線 3 伝達特性曲線 VDD 正の供給電圧 VSS 負の供給電圧 T10 ニューロンMOSトランジスタ T11 ニューロンMOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス ルック ドイツ連邦共和国 ミュンヘン ヴァイデ ナー シュトラーセ 19 (72)発明者 エルトムーテ ヴォールラープ ドイツ連邦共和国 ミュンヘン フライラ ッシンガー シュトラーセ 17 (72)発明者 ドリス シュミット−ラントズィーデル ドイツ連邦共和国 オットーブルン ルー トヴィッヒ−トーマ−シュトラーセ 4
Claims (9)
- 【請求項1】 ニューロンMOSトランジスタを有する
増幅器において、 前記ニューロンMOSトランジスタの第1のゲートは増
幅器入力側(IN)に、前記ニューロンMOSトランジ
スタの第2のゲートは増幅器出力側(OUT)に接続さ
れており、 前記ニューロンMOSトランジスタ(T10)のドレイ
ン電圧を一定保持するための装置(T20,V20)の
第1の接続端子は、定電流源(I10)に接続され、前
記増幅器出力側(OUT)を形成し、 前記ドレイン電圧を一定保持するための前記装置の第2
の接続端子は、前記ニューロンMOSトランジスタ(T
10)の第1の接続端子に接続されており、 前記ニューロンMOSトランジスタ(T10)の第2の
接続端子は、固定電位(VSS)に接続されている、ニ
ューロンMOSトランジスタを有する増幅器。 - 【請求項2】 ニューロンMOSトランジスタ(T1
0)のドレイン電圧を一定保持するための装置は、MO
Sトランジスタ(T20)を有し、該MOSトランジス
タ(T20)の第1の接続端子は、定電流源(I10)
を介して供給電圧(VDD)に接続されており、 前記ニューロンMOSトランジスタ(T10)の第1の
接続端子は、前記MOSトランジスタ(T20)の第2
の接続端子に接続され、前記ニューロンMOSトランジ
スタ(T10)の第2の接続端子は、基準電位(VS
S)に接続されており、 前記MOSトランジスタ(T20)のゲートは、電圧源
(V20)に接続されていることを特徴とする請求項1
記載の増幅器。 - 【請求項3】 第1のゲートは入力ウェイト(Win)を
生じさせ、第2のゲートは出力ウェイト(Wout)を生
じさせ、これらのウェイトはこれらのゲートの面積を介
して生じ、 増幅率は、入力ウェイトの出力ウェイトに対するウェイ
ト比の選択によって調整可能であることを特徴とする請
求項1又は2記載の増幅器。 - 【請求項4】 ニューロンMOSトランジスタは、調整
ウェイト(Wab)を有する第3のゲートを有し、前記調
整ウェイトは前記第3のゲートの面積を介して生じ、 該第3のゲートは、直流電圧動作点を調整するために、
調整電圧(V10)に接続されることを特徴とする請求
項1〜3までのうちの1項記載の増幅器。 - 【請求項5】 MOSトランジスタの第1の接続端子
(T20)は、付加的なMOSトランジスタ(T30)
のゲートに接続され、該付加的なMOSトランジスタ
(T30)の第1の接続端子は供給電圧に接続され、さ
らに前記付加的なMOSトランジスタ(T30)の第2
の接続端子は別の電流源(I30)を介して基準電位に
接続されており、 前記MOSトランジスタ(T20)の第1の接続端子の
代わりに、前記付加的なMOSトランジスタ(T30)
の第2の接続端子が増幅器出力側(OUT)を形成する
ことを特徴とする請求項1〜4までのうちの1項記載の
増幅器。 - 【請求項6】 請求項1、2、4及び5のうちの1項記
載の増幅器を使用する反転加算増幅器において、 ニューロンMOSトランジスタは、それぞれ別の入力ウ
ェイト(Win,2…Win, n)を有する少なくとも1つの
別のゲートを有し、該少なくとも1つの別のゲートはそ
れぞれ別の増幅器入力側(IN2…INn)に接続され
ている、請求項1、2、4及び5のうちの1項記載の増
幅器を使用する反転加算増幅器。 - 【請求項7】 それぞれの増幅率(Vi)は、それぞれ
入力ウェイト(Win,i)の出力ウェイト(Wout)に対
するウェイト比の選択によって調整可能であることを特
徴とする、請求項6記載の反転加算増幅器。 - 【請求項8】 請求項1〜7までのうちの1項記載の2
つの増幅器の直列回路を使用するユニバーサル加算増幅
器において、 2つの増幅器のうちの第1の増幅器のk個の入力側は加
算増幅器の非反転入力側を形成し、2つの増幅器のうち
の第2の増幅器のn個の入力側はユニバーサル加算増幅
器の反転入力側を形成し、 前記第1の増幅器の乃至は反転加算増幅器の増幅器出力
側は、前記第2の増幅器のニューロントランジスタ(T
11)の別の付加的なゲートに接続され、 前記第2の増幅器の乃至は反転加算増幅器の増幅器出力
側は、前記ユニバーサル加算増幅器の増幅器出力側(O
UT)を形成することを特徴とする、請求項1〜7まで
のうちの1項記載の2つの増幅器の直列回路を使用する
ユニバーサル加算増幅器。 - 【請求項9】 非反転入力側(IN1…INk)に対す
る増幅率は、 第1の増幅器の乃至は反転加算増幅器のニューロンMO
Sトランジスタにおける入力ウェイト(Win,i)の出力
ウェイト(Wout)に対するウェイト比の選択によって
も、 第2の増幅器の乃至は反転加算増幅器のニューロンMO
Sトランジスタにおける前記別の付加的なゲートの入力
ウェイト(Win,k +2)の出力ウェイト(Wout)に対
するウェイト比の選択によっても調整可能であることを
特徴とする請求項8記載のユニバーサル加算増幅器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19630112A DE19630112C1 (de) | 1996-07-25 | 1996-07-25 | Verstärker mit Neuron-MOS-Transistoren |
DE19630112.2 | 1996-07-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1079626A true JPH1079626A (ja) | 1998-03-24 |
Family
ID=7800874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9200127A Ceased JPH1079626A (ja) | 1996-07-25 | 1997-07-25 | ニューロンmosトランジスタを有する増幅器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5939945A (ja) |
EP (1) | EP0821475B1 (ja) |
JP (1) | JPH1079626A (ja) |
DE (2) | DE19630112C1 (ja) |
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---|---|---|---|---|
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US6664909B1 (en) | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
TWI251166B (en) * | 2001-11-26 | 2006-03-11 | Expl Of Next Generation Co Ltd | Synapse element with learning function and semiconductor integrated circuit device including the synapse element |
US6958646B1 (en) | 2002-05-28 | 2005-10-25 | Impinj, Inc. | Autozeroing floating-gate amplifier |
US6909389B1 (en) | 2002-06-14 | 2005-06-21 | Impinj, Inc. | Method and apparatus for calibration of an array of scaled electronic circuit elements |
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WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
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US20060082442A1 (en) * | 2004-10-18 | 2006-04-20 | Impinj, Inc., A Delaware Corporation | Preambles with relatively unambiguous autocorrelation peak in RFID systems |
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US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
CN117499840B (zh) * | 2024-01-03 | 2024-04-30 | 广州市锐丰音响科技股份有限公司 | 一种带音响装置的操作模块 |
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