JP4173397B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気・電子装置に広く適用される演算増幅器に関し、特に、レギュレータ等のように、低電源電圧駆動、高電圧出力及び大電流出力が要求される演算増幅器に関する。
【０００２】
【従来の技術】
従来から知られている２段接続の演算増幅器では、例えば下記非特許文献１に記載されているように、固定の抵抗値ＲＣの抵抗器と静電容量ＣＣのコンデンサとを直列に接続して構成される位相補償回路を用いて、その位相特性を改善していた。この従来の演算増幅器の回路構成を図７に示し、その説明を行う。
【０００３】
この図７に示す演算増幅器１０は、半導体のチップ中に、互いに直列に接続された差動増幅回路１１及び出力増幅回路１３の接続間と、出力増幅回路１３の出力端との間に、抵抗値ＲＣの抵抗器１５と静電容量ＣＣのコンデンサ１７とを直列に接続して構成したものである。
また、このような演算増幅器１０には、チップ内において寄生容量が生じると共に、出力増幅回路１３の出力端に接続される図示せぬ電子部品等によって、出力負荷電流が流れたり、チップのキャップ等によって出力端容量が生じたりするので、それらを、演算増幅器１０に、コンデンサ、電流源及びアースの記号を用いて表した。即ち、Ｃｉ２は寄生容量であり、出力増幅回路１３の入力容量となるものであり、ＩＬは出力負荷電流、ＣＬは出力端容量である。
【０００４】
また、Ｖｉｎは差動増幅回路１１への入力電圧、Ｖｏｕｔは出力増幅回路１３の出力端からの出力電圧、ＶＸは動作電圧である。
このような構成の演算増幅器１０の小信号等価回路は図８のようになる。但し、図８の小信号等価回路において、図７に示した演算増幅器１０の各部に対応する部分には同一符号を付す。同一符号を付していない構成記号には、後述で説明する式（２）〜（６）に適用する文字ｇｍ１、ｇｍ２、Ｒｏ１、Ｒｏ２を付した。
また、小信号等価回路の伝達関数Ｈ（Ｓ）は下式（１）のように求められる。
【０００５】
【数１】
【０００６】
但し、Ａ０：ＤＣゲイン、Ｐ１〜Ｐ３：極、Ｚ：零点であり、これらのＤＣゲインＡ０、極Ｐ１〜Ｐ３、零点Ｚは、近似的に下式（２）〜（６）の様に表現される。
【０００７】
【数２】
【０００８】
【数３】
【０００９】
【数４】
【００１０】
【数５】
【００１１】
【数６】
【００１２】
ここで、
ｇｍ１ ：差動増幅回路１１の伝達コンダクタンス
ｇｍ２ ：出力増幅回路１３の伝達コンダクタンス
Ｒｏ１ ：差動増幅回路１１の出力インピーダンス
Ｒｏ２ ：出力増幅回路１３の出力インピーダンス
Ｃｉ２ ：差動増幅回路１１の入力容量
である。
【００１３】
つまり、抵抗値ＲＣと静電容量ＣＣの値により極Ｐ１〜Ｐ３、及び零点Ｚを任意の位置に設定することができる。フェーズマージンを確保するための一般的な設計手法としては、下式（７ａ）のように、ＤＣゲインＡ０と極Ｐ１の積によって表現されるＧＢ積に対して、極Ｐ２を高域に設定することであり、
【００１４】
【数７】
【００１５】
【数８】
【００１６】
この式（７ａ）及び（７ｂ）となる様に抵抗値ＲＣと静電容量ＣＣの値を決定し、極Ｐ２と零点Ｚを高域に設定する。つまり、上式（２）〜（７ａ，７ｂ）より、下式（８ａ）及び（８ｂ）を求める。
【００１７】
【数９】
【００１８】
【数１０】
【００１９】
また、極Ｐ３に関しては上式（５）及び（８ａ，８ｂ）より、下式（９）となる。
【００２０】
【数１１】
【００２１】
ここで、通常Ｃｉ２≪ＣＣ、ＣＬであるので上式（９）は、下式（１０）となる。
【００２２】
【数１２】
【００２３】
極Ｐ３は、ＧＢ積に対して十分高域に存在することになるので、これは位相特性を劣化させない。よって図９（ａ）に示すように、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、フェーズマージンを確保することができる。但し、図９（ａ）及び（ｂ）においては、縦軸をゲイン（ｇａｉｎ）及び極（ｐｈａｓｅ）とし、横軸を周波数（Ｆｒｑ）とした。
【００２４】
【非特許文献１】
CMOS analog circuit design Phillip E. Allen
【００２５】
【発明が解決しようとする課題】
ところで、従来の演算増幅器においては、レギュレータ等に用いられる場合、出力増幅回路１３は、低電源電圧駆動、高電圧出力、大電流出力が要求される。例えば、一般的に出力増幅回路１３は、図１０に示すようにソース接地されたＰ−ＭＯＳ(Positive-Metal Oxide Semiconductor)トランジスタ２１で実現される。通常、このＰ−ＭＯＳトランジスタ２１は、飽和領域で使用するので、下式（１１）を満足しなければならない。
【００２６】
【数１３】
【００２７】
但し、Ｖｇｓ：ゲート−ソース電圧、Ｖｔｈ：閾値電圧、Ｖｏｎ：ＯＮ動作電圧、Ｖｄｓ：ドレイン−ソース電圧である。
ここで、Ｖｄｓ＝Ｖｄｄ−Ｖｏｕｔであり、低電源電圧駆動と高電圧出力を実現しようとすると、Ｐ−ＭＯＳのＶｏｎをあまり大きくすることが出来ない。但し、Ｖｄｄはドレイン電源電圧である。
また、Ｐ−ＭＯＳトランジスタ２１の直流特性は、飽和領域でのＭＯＳトランジスタの特性を導くための下式（１２）に示すＳａｈの式（サーの式）で表される。
【００２８】
【数１４】
【００２９】
但し、
Ｋ′：Ｐ−ＭＯＳトランジスタ２１の利得係数
Ｗ ：Ｐ−ＭＯＳトランジスタ２１のチャネル幅
Ｌ ：Ｐ−ＭＯＳトランジスタ２１のチャネル長
これから、Ｖｏｎを大きくすることなく、大電流出力を実現するためには、Ｐ−ＭＯＳのＷ／Ｌを大きくすればよい。
【００３０】
しかし、Ｌにはプロセスによって決定される最小値があり、より大きな電流出力を得ようとするならば、Ｗを大きくしなければならない。
すると、出力増幅回路１３の入力容量Ｃｉ２は、Ｗ、Ｌに依存しているために大きくなってしまう。この結果、抵抗値ＲＣ、静電容量ＣＣ、及び入力容量Ｃｉ２によって形成される極Ｐ３が、低域にシフトする。この極Ｐ３のシフトが更に進んで、図９（ｂ）に示すように、直流から高周波を増幅する増幅器の開ループゲインが1になる周波数であるユニティ・ゲイン周波数ｆ０の近傍まで近づくと、位相特性が劣化してしまい、発振が生じるという問題がある。
【００３１】
この位相特性を改善する方法として、コンデンサ１７の静電容量Ｃｃを大きくしてＧＢ積を、極Ｐ３より低域に設定することが考えられるが、演算増幅器１０を構成するチップ面積が増大したり、演算増幅器１０の増幅帯域が劣化したりするという問題がある。
本発明は、このような課題に鑑みてなされたものであり、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる演算増幅器を提供することを目的としている。
【００３２】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１による演算増幅器は、差動増幅回路と、入力端が前記差動増幅回路の出力端に接続され、ボルテージ・フォロア接続された演算増幅回路と、入力端が前記演算増幅回路の出力端に接続される出力増幅回路と、前記差動増幅回路の出力端及び前記演算増幅回路の入力端の接続点と、前記出力増幅回路の出力端との間に、直列に接続される抵抗値ＲＣの抵抗器及び静電容量ＣＣのコンデンサと、を備え、それらの抵抗器とコンデンサによって入出力特性の位相補償が行われる演算増幅器において、前記差動増幅器の伝達コンダクタンスをｇｍ１とした場合に、前記演算増幅回路の入力容量ＣｉＢが前記出力増幅回路の入力容量Ｃｉ２よりも小さく、且つ前記演算増幅回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式を満足することを特徴としている。
【００３３】
この構成によれば、バッファ回路が接続されていない構成であって、低電源電圧駆動、高電圧出力及び大電流出力を実現するように構成された演算増幅器では、この演算増幅器の極Ｐ１〜Ｐ３の内、抵抗値ＲＣ、静電容量ＣＣ及び入力容量Ｃｉ２によって形成される極Ｐ３が、低域にシフトする状態が進んでユニティ・ゲイン周波数ｆ０の近傍まで近づくと、位相特性が劣化する。
【００３４】
しかし、バッファ回路を接続した構成の演算増幅器では、極Ｐ３は、バッファ回路の入力容量ＣｉＢが、ＣｉＢ≪Ｃｉ２の式の条件を満足する時、高域にシフトする。また、バッファ回路を追加接続することによって新たに生じる極Ｐ４は、バッファ回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式の条件を満足する時、Ａ０・Ｐ１＜Ｐ４となるので、極Ｐ４は、ユニティ・ゲイン周波数ｆ０から離れた高域に存在することになる。但し、Ａ０はＤＣゲインである。このように、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができる。つまり、ユニティ・ゲイン周波数ｆ０の近傍までは、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
【００３５】
また、この構成によれば、バッファ回路の入力容量ＣｉＢが、ボルテージ・フォロア接続された演算増幅回路の入力容量となり、極Ｐ３は高域にシフトする。また、演算増幅回路の出力インピーダンスＲｏＢが、上記の差動増幅回路の伝達コンダクタンスをｇｍＢとすると、ＲｏＢ＝１／ｇｍＢとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになり、位相特性を改善することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る演算増幅器の回路構成を示す図である。但し、以下説明する全ての実施の形態において、図７に示した従来例の各部に対応する部分、互いに対応する部分には同一符号を付し、その説明を省略する。
【００４２】
この図１に示す第１の実施の形態の演算増幅器３０が、図７に示した従来の演算増幅器１０と異なる点は、差動増幅回路１１の出力端と出力増幅回路１３の入力端との間にバッファ回路３１を接続して構成したことにある。
但し、ＣｉＢは寄生容量であり、バッファ回路３１の入力容量となるものである。また、Ｖｙは、動作電圧である。
【００４３】
このような構成の演算増幅器３０の小信号等価回路は図２のようになる。但し、図２の小信号等価回路において、図１に示した演算増幅器３０の各部に対応する部分には同一符号を付す。また、バッファ回路３１を、電圧増幅手段３１ａと、抵抗器３１ｂとで表した。更に、同一符号を付していない構成要素には、従来例で説明済みの式（２）〜（６）に適用した文字ｇｍ１、ｇｍ２、Ｒｏ１、Ｒｏ２を付した。
また、小信号等価回路の伝達関数Ｈ（Ｓ）は下式（１３）のように求められる。
【００４４】
【数１５】
【００４５】
但し、Ａ０：ＤＣゲイン、Ｐ１〜Ｐ４：極、Ｚ：零点であり、これらのＤＣゲインＡ０、極Ｐ１〜Ｐ４、零点Ｚは、近似的に下式（１４）〜（１９）の様に表現される。
【００４６】
【数１６】
【００４７】
【数１７】
【００４８】
【数１８】
【００４９】
【数１９】
【００５０】
【数２０】
【００５１】
【数２１】
【００５２】
ここで、
Ｐ４ ：バッファ回路３１を追加することによって新たに生じる極
ＲｏＢ ：バッファ回路３１の出力インピーダンス
ＣｉＢ ：バッファ回路３１の入力容量
ＧＢ ：バッファ回路３１のＤＣゲイン（バッファの場合は、通常１）
である。
【００５３】
このとき、極Ｐ１、Ｐ２、零点Ｚに関しては、従来例で説明済みの式（３）、（４）、（６）と、上式（１５）、（１６）、（１９）式とを比較すると、変わっていないことが分かる。
また、極Ｐ３に関しては、式（３）と式（１７）とを比較すると、バッファ回路３１の入力容量ＣｉＢが、下式（２０）の条件を満足する時、高域にシフトすることになる。
ＣｉＢ≪Ｃｉ２ …（２０）
【００５４】
また、バッファ回路３１を追加することによって新たに生じる極Ｐ４に関しては、バッファ回路３１の出力インピーダンスＲｏＢが、下式（２１）の条件を満足する時、Ａ０・Ｐ１＜Ｐ４となるので、極Ｐ４は、図３に示すように、ユニティ・ゲイン周波数ｆ０から離れた高域に存在することになる。但し、図３においては、縦軸をゲイン（ｇａｉｎ）及び極（ｐｈａｓｅ）とし、横軸を周波数（Ｆｒｑ）とした。
【００５５】
【数２２】
【００５６】
このように、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができる。つまり、ユニティ・ゲイン周波数ｆ０の近傍までは、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
【００５７】
このように位相特性を改善すれば、従来のように、コンデンサ１７の静電容量Ｃｃを大きくしてＧＢ積を、極Ｐ３より低域に設定する必要も無いので、演算増幅器３０を構成するチップ面積が増大したり、演算増幅器３０の増幅帯域が劣化したりすることもない。
従って、第１の実施の形態の演算増幅器３０によれば、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る演算増幅器の回路構成を示す図である。
【００５８】
この図４に示す第２の実施の形態の演算増幅器４０が、上記の演算増幅器３０と異なる点は、図１に示したバッファ回路３１を、図４に示すボルテージ・フォロア接続された演算増幅回路４１で実現することによって、上記演算増幅器３０と同じ機能を達成するようにしたことにある。
このような構成の演算増幅器４０において、寄生容量ＣｉＢはボルテージ・フォロア接続された演算増幅回路４１の入力容量となり、極Ｐ３は高域にシフトする。また、演算増幅回路４１の出力インピーダンスＲｏＢは、前述の差動増幅回路１１の伝達コンダクタンスをｇｍＢとすると、ＲｏＢ＝１／ｇｍＢとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになる。
【００５９】
従って、第２の実施の形態の演算増幅器４０によれば、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができるので、上記第１の実施の形態で説明したと同様の理由から、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る演算増幅器の回路構成を示す図である。
【００６０】
この図５に示す第３の実施の形態の演算増幅器５０が、上記の演算増幅器３０と異なる点は、図１に示したバッファ回路３１を、図５に示すレベルシフタ回路５１を用いることによって実現し、上記演算増幅器３０と同じ機能を達成するようにしたことにある。
レベルシフタ回路５１は、電源５３とアース１９との間に、Ｎ−ＭＯＳ(Negative-MetalOxide Semiconductor)トランジスタ５５と定電流源５７を直列に接続したものである。更に言及すれば、定電流源５７に直列にＮ−ＭＯＳトランジスタ５５がソース・フォロア(ドレイン接地)接続されており、Ｎ−ＭＯＳトランジスタ５５のゲート端が差動増幅回路１１の出力端に接続され、ソース端が出力増幅回路１３の入力端に接続されている。
【００６１】
このような構成の演算増幅器５０においては、寄生容量ＣｉＢが、ソース・フォロア接続されたＮ−ＭＯＳトランジスタ５５のゲート容量となるので、極Ｐ３は高域にシフトする。
また、レベルシフタ回路５１の出力インピーダンスＲｏＢは、Ｎ−ＭＯＳトランジスタ５５の伝達コンダクタンスをｇｍＮとすると、ＲｏＢ＝１／ｇｍＮとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになる。
【００６２】
従って、第３の実施の形態の演算増幅器５０によれば、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができるので、上記第１の実施の形態で説明したと同様の理由から、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る演算増幅器の回路構成を示す図である。
【００６３】
この図６に示す第４の実施の形態の演算増幅器６０が、図５に示した演算増幅器５０と異なる点は、２つ以上のレベルシフタ回路（この例では、２つのレベルシフタ回路５１，６１）を用いたことにある。
レベルシフタ回路６１は、電源５３とアース１９との間に、定電流源６３とＰ−ＭＯＳトランジスタ６５を直列に接続したものであり、Ｐ−ＭＯＳトランジスタ６５のソース端が定電流源６３及び出力増幅回路１３の入力端に接続され、ゲート端がＮ−ＭＯＳトランジスタ５５のソース端に接続されている。
つまり、各レベルシフタ回路５１，６１は、シフトレベルの総和が小さくなるように接続されている。ここで、出力増幅回路１３の入力電圧をＶｉｎ２とすると、差動増幅回路１１の出力電圧Ｖｏｕｔ１は、下式（２２）となる。
【００６４】
【数２３】
【００６５】
但し、ＶｇｓＰ：Ｐ−ＭＯＳトランジスタ６５のゲート−ソース電圧、ＶｇｓＮ：Ｎ−ＭＯＳトランジスタ５５のゲート−ソース電圧である。
この関係から、ＶｇｓＰとＶｇｓＮは、打ち消しあう方向にある。これによって、差動増幅回路１１の出力電圧Ｖｏｕｔ１は、各レベルシフタ回路５１，６１を挿入する前の出力電圧であるＶｉｎ２に近づく。このため、差動増幅回路１１の出力電圧範囲を変更する必要が無く、動作点がとり易くなる。
【００６６】
このような構成の演算増幅器６０においては、寄生容量ＣｉＢは、ソース・フォロア接続されたＮ−ＭＯＳトランジスタ５５のゲート容量となるので、極Ｐ３は高域にシフトする。
また、レベルシフタ回路６１の出力インピーダンスＲｏＢは、Ｐ−ＭＯＳトランジスタ６５の伝達コンダクタンスをｇｍＰとすると、ＲｏＢ＝１／ｇｍＰとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになる。
【００６７】
従って、第４の実施の形態の演算増幅器６０によれば、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができるので、上記第１の実施の形態で説明したと同様の理由から、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
【００６８】
【発明の効果】
以上説明したように本発明は、演算増幅器を、互いに直列に接続された差動増幅回路及び出力増幅回路の接続間と、その出力増幅回路の出力端との間に、抵抗値ＲＣの抵抗器と静電容量ＣＣのコンデンサとを直列に接続し、それらの抵抗器とコンデンサによって入出力特性の位相補償を行う構成において、差動増幅回路と出力増幅回路との間に、電圧を増幅するバッファ回路を接続する。そして、差動増幅器の伝達コンダクタンスをｇｍ１とした場合に、バッファ回路の入力容量ＣｉＢが出力増幅回路の入力容量Ｃｉ２よりも小さく、且つバッファ回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式を満足するように構成した。
【００６９】
低電源電圧駆動、高電圧出力及び大電流出力を実現するように構成された演算増幅器では、バッファ回路が接続されていない従来構成の場合、演算増幅器の極Ｐ１〜Ｐ３の内、抵抗値ＲＣ、静電容量ＣＣ及び入力容量Ｃｉ２によって形成される極Ｐ３が、低域にシフトする状態が進んでユニティ・ゲイン周波数ｆ０の近傍まで近づくと、位相特性が劣化する。
【００７０】
しかし、バッファ回路を接続した本発明構成の演算増幅器では、極Ｐ３は、バッファ回路の入力容量ＣｉＢが、ＣｉＢ≪Ｃｉ２の式の条件を満足する時、高域にシフトする。また、バッファ回路を追加接続することによって新たに生じる極Ｐ４は、バッファ回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式の条件を満足する時、Ａ０・Ｐ１＜Ｐ４となるので、極Ｐ４は、ユニティ・ゲイン周波数ｆ０から離れた高域に存在することになる。
【００７１】
但し、Ａ０はＤＣゲインである。このように、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができる。つまり、ユニティ・ゲイン周波数ｆ０の近傍までは、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
このように位相特性を改善すれば、従来のように、コンデンサの静電容量Ｃｃを大きくしてＧＢ積を、極Ｐ３より低域に設定する必要も無いので、演算増幅器を構成するチップ面積が増大したり、演算増幅器の増幅帯域が劣化したりすることもない。
従って、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る演算増幅器の回路構成を示す図である。
【図２】第１の実施の形態に係る演算増幅器の小信号等価回路の構成を示す図である。
【図３】第１の実施の形態に係る演算増幅器の位相特性図である。
【図４】本発明の第２の実施の形態に係る演算増幅器の回路構成を示す図である。
【図５】本発明の第３の実施の形態に係る演算増幅器の回路構成を示す図である。
【図６】本発明の第４の実施の形態に係る演算増幅器の回路構成を示す図である。
【図７】従来の演算増幅器の回路構成を示す図である。
【図８】従来の演算増幅器の小信号等価回路の構成を示す図である。
【図９】従来の演算増幅器の位相特性図である。
【図１０】従来の演算増幅器の出力増幅回路の回路構成を示す図である。
【符号の説明】
１０，３０，４０，５０，６０ 演算増幅器
１１ 差動増幅回路
１３ 出力増幅回路
１５ 抵抗器
１７ コンデンサ
２１，６５ Ｐ−ＭＯＳトランジスタ
３１ バッファ回路
４１ 演算増幅回路
５１，６１ レベルシフタ回路
５５ Ｎ−ＭＯＳトランジスタ
５７，６３ 定電流源
ＲＣ 抵抗値
ＣＣ 静電容量
Ｃｉ２ 寄生容量（出力増幅回路の入力容量）
ＣｉＢ 寄生容量（バッファ回路の入力容量）
ＩＬ 出力負荷電流
ＣＬ 出力端容量
Ｖｉｎ 差動増幅回路への入力電圧
Ｖｏｕｔ 出力増幅回路からの出力電圧
ＶＸ，Ｖｙ 動作電圧
ｇｍ１ 差動増幅回路の伝達コンダクタンス
ｇｍ２ 出力増幅回路の伝達コンダクタンス
Ｒｏ１ 差動増幅回路の出力インピーダンス
Ｒｏ２ 出力増幅回路の出力インピーダンス
Ｖｄｓ ドレイン−ソース電圧
Ｖｄｄ ドレイン電源電圧
ＲｏＢ バッファ回路の出力インピーダンス
ＧＢ バッファ回路のＤＣゲイン
【発明の属する技術分野】
本発明は、電気・電子装置に広く適用される演算増幅器に関し、特に、レギュレータ等のように、低電源電圧駆動、高電圧出力及び大電流出力が要求される演算増幅器に関する。
【０００２】
【従来の技術】
従来から知られている２段接続の演算増幅器では、例えば下記非特許文献１に記載されているように、固定の抵抗値ＲＣの抵抗器と静電容量ＣＣのコンデンサとを直列に接続して構成される位相補償回路を用いて、その位相特性を改善していた。この従来の演算増幅器の回路構成を図７に示し、その説明を行う。
【０００３】
この図７に示す演算増幅器１０は、半導体のチップ中に、互いに直列に接続された差動増幅回路１１及び出力増幅回路１３の接続間と、出力増幅回路１３の出力端との間に、抵抗値ＲＣの抵抗器１５と静電容量ＣＣのコンデンサ１７とを直列に接続して構成したものである。
また、このような演算増幅器１０には、チップ内において寄生容量が生じると共に、出力増幅回路１３の出力端に接続される図示せぬ電子部品等によって、出力負荷電流が流れたり、チップのキャップ等によって出力端容量が生じたりするので、それらを、演算増幅器１０に、コンデンサ、電流源及びアースの記号を用いて表した。即ち、Ｃｉ２は寄生容量であり、出力増幅回路１３の入力容量となるものであり、ＩＬは出力負荷電流、ＣＬは出力端容量である。
【０００４】
また、Ｖｉｎは差動増幅回路１１への入力電圧、Ｖｏｕｔは出力増幅回路１３の出力端からの出力電圧、ＶＸは動作電圧である。
このような構成の演算増幅器１０の小信号等価回路は図８のようになる。但し、図８の小信号等価回路において、図７に示した演算増幅器１０の各部に対応する部分には同一符号を付す。同一符号を付していない構成記号には、後述で説明する式（２）〜（６）に適用する文字ｇｍ１、ｇｍ２、Ｒｏ１、Ｒｏ２を付した。
また、小信号等価回路の伝達関数Ｈ（Ｓ）は下式（１）のように求められる。
【０００５】
【数１】
但し、Ａ０：ＤＣゲイン、Ｐ１〜Ｐ３：極、Ｚ：零点であり、これらのＤＣゲインＡ０、極Ｐ１〜Ｐ３、零点Ｚは、近似的に下式（２）〜（６）の様に表現される。
【０００７】
【数２】
【数３】
【数４】
【数５】
【数６】
ここで、
ｇｍ１ ：差動増幅回路１１の伝達コンダクタンス
ｇｍ２ ：出力増幅回路１３の伝達コンダクタンス
Ｒｏ１ ：差動増幅回路１１の出力インピーダンス
Ｒｏ２ ：出力増幅回路１３の出力インピーダンス
Ｃｉ２ ：差動増幅回路１１の入力容量
である。
【００１３】
つまり、抵抗値ＲＣと静電容量ＣＣの値により極Ｐ１〜Ｐ３、及び零点Ｚを任意の位置に設定することができる。フェーズマージンを確保するための一般的な設計手法としては、下式（７ａ）のように、ＤＣゲインＡ０と極Ｐ１の積によって表現されるＧＢ積に対して、極Ｐ２を高域に設定することであり、
【００１４】
【数７】
【数８】
この式（７ａ）及び（７ｂ）となる様に抵抗値ＲＣと静電容量ＣＣの値を決定し、極Ｐ２と零点Ｚを高域に設定する。つまり、上式（２）〜（７ａ，７ｂ）より、下式（８ａ）及び（８ｂ）を求める。
【００１７】
【数９】
【数１０】
また、極Ｐ３に関しては上式（５）及び（８ａ，８ｂ）より、下式（９）となる。
【００２０】
【数１１】
ここで、通常Ｃｉ２≪ＣＣ、ＣＬであるので上式（９）は、下式（１０）となる。
【００２２】
【数１２】
極Ｐ３は、ＧＢ積に対して十分高域に存在することになるので、これは位相特性を劣化させない。よって図９（ａ）に示すように、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、フェーズマージンを確保することができる。但し、図９（ａ）及び（ｂ）においては、縦軸をゲイン（ｇａｉｎ）及び極（ｐｈａｓｅ）とし、横軸を周波数（Ｆｒｑ）とした。
【００２４】
【非特許文献１】
CMOS analog circuit design Phillip E. Allen
【００２５】
【発明が解決しようとする課題】
ところで、従来の演算増幅器においては、レギュレータ等に用いられる場合、出力増幅回路１３は、低電源電圧駆動、高電圧出力、大電流出力が要求される。例えば、一般的に出力増幅回路１３は、図１０に示すようにソース接地されたＰ−ＭＯＳ(Positive-Metal Oxide Semiconductor)トランジスタ２１で実現される。通常、このＰ−ＭＯＳトランジスタ２１は、飽和領域で使用するので、下式（１１）を満足しなければならない。
【００２６】
【数１３】
但し、Ｖｇｓ：ゲート−ソース電圧、Ｖｔｈ：閾値電圧、Ｖｏｎ：ＯＮ動作電圧、Ｖｄｓ：ドレイン−ソース電圧である。
ここで、Ｖｄｓ＝Ｖｄｄ−Ｖｏｕｔであり、低電源電圧駆動と高電圧出力を実現しようとすると、Ｐ−ＭＯＳのＶｏｎをあまり大きくすることが出来ない。但し、Ｖｄｄはドレイン電源電圧である。
また、Ｐ−ＭＯＳトランジスタ２１の直流特性は、飽和領域でのＭＯＳトランジスタの特性を導くための下式（１２）に示すＳａｈの式（サーの式）で表される。
【００２８】
【数１４】
但し、
Ｋ′：Ｐ−ＭＯＳトランジスタ２１の利得係数
Ｗ ：Ｐ−ＭＯＳトランジスタ２１のチャネル幅
Ｌ ：Ｐ−ＭＯＳトランジスタ２１のチャネル長
これから、Ｖｏｎを大きくすることなく、大電流出力を実現するためには、Ｐ−ＭＯＳのＷ／Ｌを大きくすればよい。
【００３０】
しかし、Ｌにはプロセスによって決定される最小値があり、より大きな電流出力を得ようとするならば、Ｗを大きくしなければならない。
すると、出力増幅回路１３の入力容量Ｃｉ２は、Ｗ、Ｌに依存しているために大きくなってしまう。この結果、抵抗値ＲＣ、静電容量ＣＣ、及び入力容量Ｃｉ２によって形成される極Ｐ３が、低域にシフトする。この極Ｐ３のシフトが更に進んで、図９（ｂ）に示すように、直流から高周波を増幅する増幅器の開ループゲインが1になる周波数であるユニティ・ゲイン周波数ｆ０の近傍まで近づくと、位相特性が劣化してしまい、発振が生じるという問題がある。
【００３１】
この位相特性を改善する方法として、コンデンサ１７の静電容量Ｃｃを大きくしてＧＢ積を、極Ｐ３より低域に設定することが考えられるが、演算増幅器１０を構成するチップ面積が増大したり、演算増幅器１０の増幅帯域が劣化したりするという問題がある。
本発明は、このような課題に鑑みてなされたものであり、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる演算増幅器を提供することを目的としている。
【００３２】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１による演算増幅器は、差動増幅回路と、入力端が前記差動増幅回路の出力端に接続され、ボルテージ・フォロア接続された演算増幅回路と、入力端が前記演算増幅回路の出力端に接続される出力増幅回路と、前記差動増幅回路の出力端及び前記演算増幅回路の入力端の接続点と、前記出力増幅回路の出力端との間に、直列に接続される抵抗値ＲＣの抵抗器及び静電容量ＣＣのコンデンサと、を備え、それらの抵抗器とコンデンサによって入出力特性の位相補償が行われる演算増幅器において、前記差動増幅器の伝達コンダクタンスをｇｍ１とした場合に、前記演算増幅回路の入力容量ＣｉＢが前記出力増幅回路の入力容量Ｃｉ２よりも小さく、且つ前記演算増幅回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式を満足することを特徴としている。
【００３３】
この構成によれば、バッファ回路が接続されていない構成であって、低電源電圧駆動、高電圧出力及び大電流出力を実現するように構成された演算増幅器では、この演算増幅器の極Ｐ１〜Ｐ３の内、抵抗値ＲＣ、静電容量ＣＣ及び入力容量Ｃｉ２によって形成される極Ｐ３が、低域にシフトする状態が進んでユニティ・ゲイン周波数ｆ０の近傍まで近づくと、位相特性が劣化する。
【００３４】
しかし、バッファ回路を接続した構成の演算増幅器では、極Ｐ３は、バッファ回路の入力容量ＣｉＢが、ＣｉＢ≪Ｃｉ２の式の条件を満足する時、高域にシフトする。また、バッファ回路を追加接続することによって新たに生じる極Ｐ４は、バッファ回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式の条件を満足する時、Ａ０・Ｐ１＜Ｐ４となるので、極Ｐ４は、ユニティ・ゲイン周波数ｆ０から離れた高域に存在することになる。但し、Ａ０はＤＣゲインである。このように、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができる。つまり、ユニティ・ゲイン周波数ｆ０の近傍までは、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
【００３５】
また、この構成によれば、バッファ回路の入力容量ＣｉＢが、ボルテージ・フォロア接続された演算増幅回路の入力容量となり、極Ｐ３は高域にシフトする。また、演算増幅回路の出力インピーダンスＲｏＢが、上記の差動増幅回路の伝達コンダクタンスをｇｍＢとすると、ＲｏＢ＝１／ｇｍＢとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになり、位相特性を改善することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る演算増幅器の回路構成を示す図である。但し、以下説明する全ての実施の形態において、図７に示した従来例の各部に対応する部分、互いに対応する部分には同一符号を付し、その説明を省略する。
【００４２】
この図１に示す第１の実施の形態の演算増幅器３０が、図７に示した従来の演算増幅器１０と異なる点は、差動増幅回路１１の出力端と出力増幅回路１３の入力端との間にバッファ回路３１を接続して構成したことにある。
但し、ＣｉＢは寄生容量であり、バッファ回路３１の入力容量となるものである。また、Ｖｙは、動作電圧である。
【００４３】
このような構成の演算増幅器３０の小信号等価回路は図２のようになる。但し、図２の小信号等価回路において、図１に示した演算増幅器３０の各部に対応する部分には同一符号を付す。また、バッファ回路３１を、電圧増幅手段３１ａと、抵抗器３１ｂとで表した。更に、同一符号を付していない構成要素には、従来例で説明済みの式（２）〜（６）に適用した文字ｇｍ１、ｇｍ２、Ｒｏ１、Ｒｏ２を付した。
また、小信号等価回路の伝達関数Ｈ（Ｓ）は下式（１３）のように求められる。
【００４４】
【数１５】
但し、Ａ０：ＤＣゲイン、Ｐ１〜Ｐ４：極、Ｚ：零点であり、これらのＤＣゲインＡ０、極Ｐ１〜Ｐ４、零点Ｚは、近似的に下式（１４）〜（１９）の様に表現される。
【００４６】
【数１６】
【数１７】
【数１８】
【数１９】
【数２０】
【数２１】
ここで、
Ｐ４ ：バッファ回路３１を追加することによって新たに生じる極
ＲｏＢ ：バッファ回路３１の出力インピーダンス
ＣｉＢ ：バッファ回路３１の入力容量
ＧＢ ：バッファ回路３１のＤＣゲイン（バッファの場合は、通常１）
である。
【００５３】
このとき、極Ｐ１、Ｐ２、零点Ｚに関しては、従来例で説明済みの式（３）、（４）、（６）と、上式（１５）、（１６）、（１９）式とを比較すると、変わっていないことが分かる。
また、極Ｐ３に関しては、式（３）と式（１７）とを比較すると、バッファ回路３１の入力容量ＣｉＢが、下式（２０）の条件を満足する時、高域にシフトすることになる。
ＣｉＢ≪Ｃｉ２ …（２０）
【００５４】
また、バッファ回路３１を追加することによって新たに生じる極Ｐ４に関しては、バッファ回路３１の出力インピーダンスＲｏＢが、下式（２１）の条件を満足する時、Ａ０・Ｐ１＜Ｐ４となるので、極Ｐ４は、図３に示すように、ユニティ・ゲイン周波数ｆ０から離れた高域に存在することになる。但し、図３においては、縦軸をゲイン（ｇａｉｎ）及び極（ｐｈａｓｅ）とし、横軸を周波数（Ｆｒｑ）とした。
【００５５】
【数２２】
このように、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができる。つまり、ユニティ・ゲイン周波数ｆ０の近傍までは、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
【００５７】
このように位相特性を改善すれば、従来のように、コンデンサ１７の静電容量Ｃｃを大きくしてＧＢ積を、極Ｐ３より低域に設定する必要も無いので、演算増幅器３０を構成するチップ面積が増大したり、演算増幅器３０の増幅帯域が劣化したりすることもない。
従って、第１の実施の形態の演算増幅器３０によれば、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る演算増幅器の回路構成を示す図である。
【００５８】
この図４に示す第２の実施の形態の演算増幅器４０が、上記の演算増幅器３０と異なる点は、図１に示したバッファ回路３１を、図４に示すボルテージ・フォロア接続された演算増幅回路４１で実現することによって、上記演算増幅器３０と同じ機能を達成するようにしたことにある。
このような構成の演算増幅器４０において、寄生容量ＣｉＢはボルテージ・フォロア接続された演算増幅回路４１の入力容量となり、極Ｐ３は高域にシフトする。また、演算増幅回路４１の出力インピーダンスＲｏＢは、前述の差動増幅回路１１の伝達コンダクタンスをｇｍＢとすると、ＲｏＢ＝１／ｇｍＢとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになる。
【００５９】
従って、第２の実施の形態の演算増幅器４０によれば、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができるので、上記第１の実施の形態で説明したと同様の理由から、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る演算増幅器の回路構成を示す図である。
【００６０】
この図５に示す第３の実施の形態の演算増幅器５０が、上記の演算増幅器３０と異なる点は、図１に示したバッファ回路３１を、図５に示すレベルシフタ回路５１を用いることによって実現し、上記演算増幅器３０と同じ機能を達成するようにしたことにある。
レベルシフタ回路５１は、電源５３とアース１９との間に、Ｎ−ＭＯＳ(Negative-MetalOxide Semiconductor)トランジスタ５５と定電流源５７を直列に接続したものである。更に言及すれば、定電流源５７に直列にＮ−ＭＯＳトランジスタ５５がソース・フォロア(ドレイン接地)接続されており、Ｎ−ＭＯＳトランジスタ５５のゲート端が差動増幅回路１１の出力端に接続され、ソース端が出力増幅回路１３の入力端に接続されている。
【００６１】
このような構成の演算増幅器５０においては、寄生容量ＣｉＢが、ソース・フォロア接続されたＮ−ＭＯＳトランジスタ５５のゲート容量となるので、極Ｐ３は高域にシフトする。
また、レベルシフタ回路５１の出力インピーダンスＲｏＢは、Ｎ−ＭＯＳトランジスタ５５の伝達コンダクタンスをｇｍＮとすると、ＲｏＢ＝１／ｇｍＮとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになる。
【００６２】
従って、第３の実施の形態の演算増幅器５０によれば、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができるので、上記第１の実施の形態で説明したと同様の理由から、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る演算増幅器の回路構成を示す図である。
【００６３】
この図６に示す第４の実施の形態の演算増幅器６０が、図５に示した演算増幅器５０と異なる点は、２つ以上のレベルシフタ回路（この例では、２つのレベルシフタ回路５１，６１）を用いたことにある。
レベルシフタ回路６１は、電源５３とアース１９との間に、定電流源６３とＰ−ＭＯＳトランジスタ６５を直列に接続したものであり、Ｐ−ＭＯＳトランジスタ６５のソース端が定電流源６３及び出力増幅回路１３の入力端に接続され、ゲート端がＮ−ＭＯＳトランジスタ５５のソース端に接続されている。
つまり、各レベルシフタ回路５１，６１は、シフトレベルの総和が小さくなるように接続されている。ここで、出力増幅回路１３の入力電圧をＶｉｎ２とすると、差動増幅回路１１の出力電圧Ｖｏｕｔ１は、下式（２２）となる。
【００６４】
【数２３】
但し、ＶｇｓＰ：Ｐ−ＭＯＳトランジスタ６５のゲート−ソース電圧、ＶｇｓＮ：Ｎ−ＭＯＳトランジスタ５５のゲート−ソース電圧である。
この関係から、ＶｇｓＰとＶｇｓＮは、打ち消しあう方向にある。これによって、差動増幅回路１１の出力電圧Ｖｏｕｔ１は、各レベルシフタ回路５１，６１を挿入する前の出力電圧であるＶｉｎ２に近づく。このため、差動増幅回路１１の出力電圧範囲を変更する必要が無く、動作点がとり易くなる。
【００６６】
このような構成の演算増幅器６０においては、寄生容量ＣｉＢは、ソース・フォロア接続されたＮ−ＭＯＳトランジスタ５５のゲート容量となるので、極Ｐ３は高域にシフトする。
また、レベルシフタ回路６１の出力インピーダンスＲｏＢは、Ｐ−ＭＯＳトランジスタ６５の伝達コンダクタンスをｇｍＰとすると、ＲｏＢ＝１／ｇｍＰとなるので、極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域に存在することになる。
【００６７】
従って、第４の実施の形態の演算増幅器６０によれば、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができるので、上記第１の実施の形態で説明したと同様の理由から、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができる。
【００６８】
【発明の効果】
以上説明したように本発明は、演算増幅器を、互いに直列に接続された差動増幅回路及び出力増幅回路の接続間と、その出力増幅回路の出力端との間に、抵抗値ＲＣの抵抗器と静電容量ＣＣのコンデンサとを直列に接続し、それらの抵抗器とコンデンサによって入出力特性の位相補償を行う構成において、差動増幅回路と出力増幅回路との間に、電圧を増幅するバッファ回路を接続する。そして、差動増幅器の伝達コンダクタンスをｇｍ１とした場合に、バッファ回路の入力容量ＣｉＢが出力増幅回路の入力容量Ｃｉ２よりも小さく、且つバッファ回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式を満足するように構成した。
【００６９】
低電源電圧駆動、高電圧出力及び大電流出力を実現するように構成された演算増幅器では、バッファ回路が接続されていない従来構成の場合、演算増幅器の極Ｐ１〜Ｐ３の内、抵抗値ＲＣ、静電容量ＣＣ及び入力容量Ｃｉ２によって形成される極Ｐ３が、低域にシフトする状態が進んでユニティ・ゲイン周波数ｆ０の近傍まで近づくと、位相特性が劣化する。
【００７０】
しかし、バッファ回路を接続した本発明構成の演算増幅器では、極Ｐ３は、バッファ回路の入力容量ＣｉＢが、ＣｉＢ≪Ｃｉ２の式の条件を満足する時、高域にシフトする。また、バッファ回路を追加接続することによって新たに生じる極Ｐ４は、バッファ回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式の条件を満足する時、Ａ０・Ｐ１＜Ｐ４となるので、極Ｐ４は、ユニティ・ゲイン周波数ｆ０から離れた高域に存在することになる。
【００７１】
但し、Ａ０はＤＣゲインである。このように、位相特性を劣化させる極Ｐ４を高域にシフトさせてフェーズマージンを確保することができる。つまり、ユニティ・ゲイン周波数ｆ０の近傍までは、位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
このように位相特性を改善すれば、従来のように、コンデンサの静電容量Ｃｃを大きくしてＧＢ積を、極Ｐ３より低域に設定する必要も無いので、演算増幅器を構成するチップ面積が増大したり、演算増幅器の増幅帯域が劣化したりすることもない。
従って、チップ面積を増大させず、増幅帯域を劣化させることなく、位相特性を改善することによって発振を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る演算増幅器の回路構成を示す図である。
【図２】第１の実施の形態に係る演算増幅器の小信号等価回路の構成を示す図である。
【図３】第１の実施の形態に係る演算増幅器の位相特性図である。
【図４】本発明の第２の実施の形態に係る演算増幅器の回路構成を示す図である。
【図５】本発明の第３の実施の形態に係る演算増幅器の回路構成を示す図である。
【図６】本発明の第４の実施の形態に係る演算増幅器の回路構成を示す図である。
【図７】従来の演算増幅器の回路構成を示す図である。
【図８】従来の演算増幅器の小信号等価回路の構成を示す図である。
【図９】従来の演算増幅器の位相特性図である。
【図１０】従来の演算増幅器の出力増幅回路の回路構成を示す図である。
【符号の説明】
１０，３０，４０，５０，６０ 演算増幅器
１１ 差動増幅回路
１３ 出力増幅回路
１５ 抵抗器
１７ コンデンサ
２１，６５ Ｐ−ＭＯＳトランジスタ
３１ バッファ回路
４１ 演算増幅回路
５１，６１ レベルシフタ回路
５５ Ｎ−ＭＯＳトランジスタ
５７，６３ 定電流源
ＲＣ 抵抗値
ＣＣ 静電容量
Ｃｉ２ 寄生容量（出力増幅回路の入力容量）
ＣｉＢ 寄生容量（バッファ回路の入力容量）
ＩＬ 出力負荷電流
ＣＬ 出力端容量
Ｖｉｎ 差動増幅回路への入力電圧
Ｖｏｕｔ 出力増幅回路からの出力電圧
ＶＸ，Ｖｙ 動作電圧
ｇｍ１ 差動増幅回路の伝達コンダクタンス
ｇｍ２ 出力増幅回路の伝達コンダクタンス
Ｒｏ１ 差動増幅回路の出力インピーダンス
Ｒｏ２ 出力増幅回路の出力インピーダンス
Ｖｄｓ ドレイン−ソース電圧
Ｖｄｄ ドレイン電源電圧
ＲｏＢ バッファ回路の出力インピーダンス
ＧＢ バッファ回路のＤＣゲイン
Claims (1)
- 差動増幅回路と、
入力端が前記差動増幅回路の出力端に接続され、ボルテージ・フォロア接続された演算増幅回路と、
入力端が前記演算増幅回路の出力端に接続される出力増幅回路と、
前記差動増幅回路の出力端及び前記演算増幅回路の入力端の接続点と、前記出力増幅回路の出力端との間に、直列に接続される抵抗値ＲＣの抵抗器及び静電容量ＣＣのコンデンサと、を備え、それらの抵抗器とコンデンサによって入出力特性の位相補償が行われる演算増幅器において、
前記差動増幅器の伝達コンダクタンスをｇｍ１とした場合に、前記演算増幅回路の入力容量ＣｉＢが前記出力増幅回路の入力容量Ｃｉ２よりも小さく、且つ前記演算増幅回路の出力インピーダンスＲｏＢが、ＲｏＢ＜｛（ＣＣ／Ｃｉ２）×（１／ｇｍ１）｝の式を満足することを特徴とする演算増幅器。
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