JPH0769748B2 - 定電流源回路 - Google Patents
定電流源回路Info
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- JPH0769748B2 JPH0769748B2 JP62084747A JP8474787A JPH0769748B2 JP H0769748 B2 JPH0769748 B2 JP H0769748B2 JP 62084747 A JP62084747 A JP 62084747A JP 8474787 A JP8474787 A JP 8474787A JP H0769748 B2 JPH0769748 B2 JP H0769748B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS（Metel Oxide Semiconductor）型半導体
集積回路化に好適な回路構成をとる定電流源回路に関す
る。
集積回路化に好適な回路構成をとる定電流源回路に関す
る。
第６図は、従来より周知の固定バイアス法により定電流
源回路を示す回路図である。同図において、M1はＰチャ
ネルMOS FET（以下トランジスタと略す）、R1,R2はそれ
ぞれ抵抗、RLは抵抗（負荷回路）、V1は電源、IDはトラ
ンジスタM1に流れるドレイン電流、VGSはトランジスタM
1のゲート・ソース間電圧を示す。
源回路を示す回路図である。同図において、M1はＰチャ
ネルMOS FET（以下トランジスタと略す）、R1,R2はそれ
ぞれ抵抗、RLは抵抗（負荷回路）、V1は電源、IDはトラ
ンジスタM1に流れるドレイン電流、VGSはトランジスタM
1のゲート・ソース間電圧を示す。
第７図は第６図に示すトランジスタM1のゲート・ソース
間電圧VGS対ドレイン電流IDの静特性を示すグラフであ
る。
間電圧VGS対ドレイン電流IDの静特性を示すグラフであ
る。
以下、第６図，第７図を参照して動作説明をする。
第７図から分かるように、トランジスタM1のゲート・ソ
ース間電圧VGSが一定であればドレイン電流IDも一定と
なり、抵抗RLの大きさには関係なく一定の電流IDが流れ
る。
ース間電圧VGSが一定であればドレイン電流IDも一定と
なり、抵抗RLの大きさには関係なく一定の電流IDが流れ
る。
ここで、トランジスタM1のゲート電圧は、抵抗R1,R2の
抵抗比と電源V1の電圧で決定される。したがって、電源
V1の電圧が一定であれば、トランジスタM1のゲート・ソ
ース間電圧VGSは一定に保たれ、トランジスタM1は定電
流源として動作する。
抵抗比と電源V1の電圧で決定される。したがって、電源
V1の電圧が一定であれば、トランジスタM1のゲート・ソ
ース間電圧VGSは一定に保たれ、トランジスタM1は定電
流源として動作する。
しかし、トランジスタM1のゲート・ソース間電圧VGS対
ドレイン電流ID特性には、製造時に生じる特性ばらつき
や温度依存性がある。すなわち、従来の定電流源回路で
は、定電流となるべきドレイン電流IDは、製造時の特性
ばらつき，温度変動に対して考慮が払われていなかった
ため、常に一定電流を維持するに足りるものということ
は出来なかった。
ドレイン電流ID特性には、製造時に生じる特性ばらつき
や温度依存性がある。すなわち、従来の定電流源回路で
は、定電流となるべきドレイン電流IDは、製造時の特性
ばらつき，温度変動に対して考慮が払われていなかった
ため、常に一定電流を維持するに足りるものということ
は出来なかった。
一般に、半導体製造工程ではトランジスタの特性ばらつ
きが大きい。また、トランジスタは抵抗やコンデンサな
どに比べ温度特性が悪い。しかし、上記従来技術では、
すでに述べたように、この様なトランジスタの特性ばら
つきおよび温度変動について配慮されておらず、定電流
源の電流値が大きく（通常MOS ICプロセスでは定格電流
の倍から半分程度）変動するという問題があった。
きが大きい。また、トランジスタは抵抗やコンデンサな
どに比べ温度特性が悪い。しかし、上記従来技術では、
すでに述べたように、この様なトランジスタの特性ばら
つきおよび温度変動について配慮されておらず、定電流
源の電流値が大きく（通常MOS ICプロセスでは定格電流
の倍から半分程度）変動するという問題があった。
本発明は、上記した従来技術の問題点を解決し、トラン
ジスタの特性ばらつき、温度変動などによる定電流源の
電流ばらつき及び変動を抑えることが可能な定電流源回
路を提供することを目的とする。
ジスタの特性ばらつき、温度変動などによる定電流源の
電流ばらつき及び変動を抑えることが可能な定電流源回
路を提供することを目的とする。
上記目的は、トランジスタM1に流れるドレイン電流IDを
検出し、該ドレイン電流IDが一定になるようにトランジ
スタM1のゲート電圧を制御することにより達成される。
検出し、該ドレイン電流IDが一定になるようにトランジ
スタM1のゲート電圧を制御することにより達成される。
そこで、本発明では、先ず、トランジスタM1のドレイン
電流IDを検出するために、該トランジスタM1とペア性の
とれた第２のトランジスタを設けてカレントミラー回路
を構成する。そして、該第２のトランジスタのドレイン
側に接続されるスイッチト・キャパシタ回路と、該スイ
ッチト・キャパシタ回路内のキャパシタ（容量）の電荷
を放電させる第１のスイッチ回路とからなる電流検出回
路を設け、該スイッチト・キャパシタ回路内のキャパシ
タに前記第２のトランジスタのドレイン電流が流れ込む
時間（サンプリング時間）と、この間に該スイッチト・
キャパシタ回路内のキャパシタに蓄積される電荷量との
関係により、前記トランジスタM1のドレイン電流IDを前
記スイッチト・キャパシタ回路内のキャパシタの両端間
の電圧値として検出する。そして、該電圧値をサンプル
ホールド回路でサンプルホールドした後、比較回路にお
いて、該電圧値を予め設定した基準電圧発生回路からの
基準電圧値と比較することにより、ドレイン電流IDの大
小を判定し、それに応じて第２のトランジスタのゲート
電圧すなわち、トランジスタM1のゲート電圧を制御する
ことにより、ドレイン電流IDを一定にするものである。
電流IDを検出するために、該トランジスタM1とペア性の
とれた第２のトランジスタを設けてカレントミラー回路
を構成する。そして、該第２のトランジスタのドレイン
側に接続されるスイッチト・キャパシタ回路と、該スイ
ッチト・キャパシタ回路内のキャパシタ（容量）の電荷
を放電させる第１のスイッチ回路とからなる電流検出回
路を設け、該スイッチト・キャパシタ回路内のキャパシ
タに前記第２のトランジスタのドレイン電流が流れ込む
時間（サンプリング時間）と、この間に該スイッチト・
キャパシタ回路内のキャパシタに蓄積される電荷量との
関係により、前記トランジスタM1のドレイン電流IDを前
記スイッチト・キャパシタ回路内のキャパシタの両端間
の電圧値として検出する。そして、該電圧値をサンプル
ホールド回路でサンプルホールドした後、比較回路にお
いて、該電圧値を予め設定した基準電圧発生回路からの
基準電圧値と比較することにより、ドレイン電流IDの大
小を判定し、それに応じて第２のトランジスタのゲート
電圧すなわち、トランジスタM1のゲート電圧を制御する
ことにより、ドレイン電流IDを一定にするものである。
上記電流検出回路において、スイッチト・キャパシタ回
路は第２のトランジスタのドレイン側に接続され、一定
周期で一定時間、第２のトランジスタのドレイン電流を
サンプリングし、ホールドする。前記第１のスイッチ回
路は、このドレイン電流をサンプリングしたスイッチト
・キャパシタ回路内のキャパシタの電荷を該スイッチト
・キャパシタ回路内の各スイッチの動作と同期して放電
させるよう動作する。
路は第２のトランジスタのドレイン側に接続され、一定
周期で一定時間、第２のトランジスタのドレイン電流を
サンプリングし、ホールドする。前記第１のスイッチ回
路は、このドレイン電流をサンプリングしたスイッチト
・キャパシタ回路内のキャパシタの電荷を該スイッチト
・キャパシタ回路内の各スイッチの動作と同期して放電
させるよう動作する。
これらの動作によって、第２のトランジスタに流れるド
レイン電流を電圧変換した状態で該スイッチト・キャパ
シタ回路内のキャパシタの両端から検出することができ
る。
レイン電流を電圧変換した状態で該スイッチト・キャパ
シタ回路内のキャパシタの両端から検出することができ
る。
また、前記サンプルホールド回路は、前記スイッチト・
キャパシタ回路によって、サンプル・ホールドされた電
圧を該スイッチト・キャパシタ回路内の各スイッチのス
イッチ動作に同期してさらに、サンプリングし、ホール
ドする。
キャパシタ回路によって、サンプル・ホールドされた電
圧を該スイッチト・キャパシタ回路内の各スイッチのス
イッチ動作に同期してさらに、サンプリングし、ホール
ドする。
また、前記基準電圧発生回路は、一定値の電圧を発生す
る。
る。
また、前記比較回路は、前記サンプルホールド回路の出
力電圧と前記基準電圧発生回路の基準電圧とを比較し、
それらの電圧差に応じた誤差電圧（又は、電流）を出力
する。尚、該比較回路からの出力電圧（誤差電圧）は平
滑回路によって平滑化される。
力電圧と前記基準電圧発生回路の基準電圧とを比較し、
それらの電圧差に応じた誤差電圧（又は、電流）を出力
する。尚、該比較回路からの出力電圧（誤差電圧）は平
滑回路によって平滑化される。
こうして、平滑された電圧を第２のトランジスタのゲー
トとトランジスタM1のゲートに加えることによって、ト
ランジスタM1のドレイン電流IDを制御することができ
る。これにより、このドレイン電流IDは、前記スイッチ
ト・キャパシタ回路における前記第２のトランジスタの
ドレイン電流サンプリング時間と該スイッチト・キャパ
シタ回路内の該ドレイン電流サンプリング用キャパシタ
の値と前記基準電圧とで決定されるある値に維持される
ので、トランジスタM1の特性ばらつきや温度依存性に関
係なくある一定の電流を得ることができる。
トとトランジスタM1のゲートに加えることによって、ト
ランジスタM1のドレイン電流IDを制御することができ
る。これにより、このドレイン電流IDは、前記スイッチ
ト・キャパシタ回路における前記第２のトランジスタの
ドレイン電流サンプリング時間と該スイッチト・キャパ
シタ回路内の該ドレイン電流サンプリング用キャパシタ
の値と前記基準電圧とで決定されるある値に維持される
ので、トランジスタM1の特性ばらつきや温度依存性に関
係なくある一定の電流を得ることができる。
次に図を参照して本発明の実施例を説明する。
第１図は本発明の一実施例を示す回路図である。同図に
おいて、１は電流検出回路、２はサンプルホールド回
路、３は基準電圧発生回路、４は比較回路、５は平滑回
路である。そのほか、M1,M2はそれぞれＰチャネルMOS F
ET（以下、トランジスタと略す）、V1,V2,V3はそれぞれ
電源、R1は抵抗、RLは抵抗（負荷回路）、S1,S2,S3,S4,
S5はそれぞれスイッチ回路、C1,C2,C3はそれぞれキャパ
シタ（コンデンサ）、A1,A2はそれぞれ増幅器、Ｂは出
力端子である。
おいて、１は電流検出回路、２はサンプルホールド回
路、３は基準電圧発生回路、４は比較回路、５は平滑回
路である。そのほか、M1,M2はそれぞれＰチャネルMOS F
ET（以下、トランジスタと略す）、V1,V2,V3はそれぞれ
電源、R1は抵抗、RLは抵抗（負荷回路）、S1,S2,S3,S4,
S5はそれぞれスイッチ回路、C1,C2,C3はそれぞれキャパ
シタ（コンデンサ）、A1,A2はそれぞれ増幅器、Ｂは出
力端子である。
また、第２図は、（ａ）が第１図におけるスイッチ回路
S1,S2の、（ｂ）がスイッチ回路S3,S4の、（ｃ）がスイ
ッチ回路S5の、（ｄ）がスイッチ回路S6の、それぞれ、
スイッチ動作のタイミングを示すタイミング図である。
同図において、ハイレベルが導通（ON）状態、ローレベ
ルが非導通（OFF）状態である。
S1,S2の、（ｂ）がスイッチ回路S3,S4の、（ｃ）がスイ
ッチ回路S5の、（ｄ）がスイッチ回路S6の、それぞれ、
スイッチ動作のタイミングを示すタイミング図である。
同図において、ハイレベルが導通（ON）状態、ローレベ
ルが非導通（OFF）状態である。
先ず、第１図，第２を参照して、第１図における各部回
路の個々の動作について説明する。トランジスタM1は、
抵抗RLを負荷回路とする定電流源用トランジスタとして
動作している。
路の個々の動作について説明する。トランジスタM1は、
抵抗RLを負荷回路とする定電流源用トランジスタとして
動作している。
次に、電流検出回路１について説明する。スイッチト・
キャパシタ回路において、スイッチ回路S1,S2,S3,S4は
一定周期でキャパシタC1の入出力制御を行なう。該スイ
ッチ回路S1,S2は、トランジスタM2のドレインとキャパ
シタC1を接続し、キャパシタC1の他端を電源（接地）に
接続し、トランジスタM2のドレイン電流ID2をキャパシ
タC1に蓄積させる。また、スイッチ回路S3,S4は、前記
スイッチ回路S1,S2と同期して動作をする。これらスイ
ッチ回路S1,S2,S3,S4により、キャパシタC1はサンプル
・ホールド動作とする。一方、スイッチ回路S5は、前記
スイッチ回路S1,S2,S3,S4の動作と同期して、キャパシ
タC1の蓄積電荷を放電させる。
キャパシタ回路において、スイッチ回路S1,S2,S3,S4は
一定周期でキャパシタC1の入出力制御を行なう。該スイ
ッチ回路S1,S2は、トランジスタM2のドレインとキャパ
シタC1を接続し、キャパシタC1の他端を電源（接地）に
接続し、トランジスタM2のドレイン電流ID2をキャパシ
タC1に蓄積させる。また、スイッチ回路S3,S4は、前記
スイッチ回路S1,S2と同期して動作をする。これらスイ
ッチ回路S1,S2,S3,S4により、キャパシタC1はサンプル
・ホールド動作とする。一方、スイッチ回路S5は、前記
スイッチ回路S1,S2,S3,S4の動作と同期して、キャパシ
タC1の蓄積電荷を放電させる。
ここで、前記トランジスタM2は、トランジスタM1と同極
性のものを用いてカレントミラー回路を構成している。
したがって、トランジスタM2のドレイン電流ID2は、ト
ランジスタM1のドレイン電流IDに比例した電流が流れ
る。また、キャパシタC1の両端間電圧VCは、スイッチ回
路S1,S2が導通（スイッチ回路S3,S4,S5は非導通状態）
している時間をt1、キャパシタC1の容量をC1とすれば、 と表せるので、従って、トランジスタM2のドレイン電流
ID2は、キャパシタC1の両端間電圧VCとして検出でき
る。
性のものを用いてカレントミラー回路を構成している。
したがって、トランジスタM2のドレイン電流ID2は、ト
ランジスタM1のドレイン電流IDに比例した電流が流れ
る。また、キャパシタC1の両端間電圧VCは、スイッチ回
路S1,S2が導通（スイッチ回路S3,S4,S5は非導通状態）
している時間をt1、キャパシタC1の容量をC1とすれば、 と表せるので、従って、トランジスタM2のドレイン電流
ID2は、キャパシタC1の両端間電圧VCとして検出でき
る。
また、出力端子Ｂの電圧VBは、スイッチ回路S3,S4がON
状態、スイッチ回路S1,S2,S5がOFF状態のとき、電源V3
の電圧をV3とすれば、 VB＝−VC＋V3 ……（２） と表せるので、出力端子ＢよりトランジスタM2のドレイ
ン電流は電圧に変換して取り出せる。
状態、スイッチ回路S1,S2,S5がOFF状態のとき、電源V3
の電圧をV3とすれば、 VB＝−VC＋V3 ……（２） と表せるので、出力端子ＢよりトランジスタM2のドレイ
ン電流は電圧に変換して取り出せる。
次に、サンプルホールド回路２について説明する。サン
プルホールド回路２は、キャパシタC1の両端間電圧V
Cを、前記スイッチ回路S1,S2,S3,S4,S5に同期して動作
するスイッチ回路S6によりサンプリングし、キャパシタ
C2にホールドする。ここで、増幅器A1は、インピーダン
ス変換器として動作している。
プルホールド回路２は、キャパシタC1の両端間電圧V
Cを、前記スイッチ回路S1,S2,S3,S4,S5に同期して動作
するスイッチ回路S6によりサンプリングし、キャパシタ
C2にホールドする。ここで、増幅器A1は、インピーダン
ス変換器として動作している。
次に、基準電圧発生回路３は、前記（１），（２）式の
関係より、トランジスタM2のドレイン電流ID2に相当す
る一定電圧（基準電圧V2）を発生する。
関係より、トランジスタM2のドレイン電流ID2に相当す
る一定電圧（基準電圧V2）を発生する。
比較回路４は、前記基準電圧発生回路３より出力された
基準電圧V2と、前記サンプルホールド回路２のキャパシ
タC2の両端間電圧とを比較し、その結果を誤差電圧とし
て出力する。ここで、増幅器A2は比較器として動作す
る。該増幅器A2の出力は、非反転入力と反転入力との信
号レベルが等しいとき、ハインピーダンス状態となる。
基準電圧V2と、前記サンプルホールド回路２のキャパシ
タC2の両端間電圧とを比較し、その結果を誤差電圧とし
て出力する。ここで、増幅器A2は比較器として動作す
る。該増幅器A2の出力は、非反転入力と反転入力との信
号レベルが等しいとき、ハインピーダンス状態となる。
平滑回路５は、比較回路４より出力された誤差電圧の平
滑化を行なう。
滑化を行なう。
次に、全体的な回路動作について説明する。
電流検出回路１にてトランジスタM2のドレイン電流ID2
をキャパシタC1にて電圧情報に変換した後、該電圧をサ
ンプルホールド回路２のスイッチ回路S6でサンプリング
し、キャパシタC2でホールドする。このサンプルホール
ドされた電圧を比較回路４にて、基準電圧発生回路３よ
り出力される基準電圧V2と比較する。
をキャパシタC1にて電圧情報に変換した後、該電圧をサ
ンプルホールド回路２のスイッチ回路S6でサンプリング
し、キャパシタC2でホールドする。このサンプルホール
ドされた電圧を比較回路４にて、基準電圧発生回路３よ
り出力される基準電圧V2と比較する。
ここで、基準電圧V2よりもサンプルホールド回路２の出
力電圧が高い場合を考えると、比較回路４の出力は接地
電圧に近い電圧になる。この結果、平滑回路５のキャパ
シタC3の電荷が減少し、平滑回路５の出力電圧は低くな
る。すなわち、これらの動作によって、トランジスタ
M1,M2のゲート・ソース間電圧を大きくし、それぞれの
トランジスタのドレイン電流を増加させる。
力電圧が高い場合を考えると、比較回路４の出力は接地
電圧に近い電圧になる。この結果、平滑回路５のキャパ
シタC3の電荷が減少し、平滑回路５の出力電圧は低くな
る。すなわち、これらの動作によって、トランジスタ
M1,M2のゲート・ソース間電圧を大きくし、それぞれの
トランジスタのドレイン電流を増加させる。
次に、サンプルホールド回路２の出力電圧と基準電圧V2
とが等しい場合について考える。このとき、比較回路４
の出力はハイインピーダンス状態となり、平滑回路５の
出力電圧はホールドされた状態となる。したがって、ト
ランジスタM1,M2のゲート・ソース間電圧は一定に保た
れ、トランジスタM1は定電流源として動作する。
とが等しい場合について考える。このとき、比較回路４
の出力はハイインピーダンス状態となり、平滑回路５の
出力電圧はホールドされた状態となる。したがって、ト
ランジスタM1,M2のゲート・ソース間電圧は一定に保た
れ、トランジスタM1は定電流源として動作する。
次に、サンプルホールド回路２の出力電圧が基準電圧V2
よりも低い場合について考える。このとき、比較回路４
の出力は電源電圧に近い電圧を出力する。その結果、平
滑回路５のキャパシタC3の両端間電圧は大きくなり、ト
ランジスタM1,M2のゲート・ソース間電圧は小さくな
る。すなわち、トランジスタM1,M2のドレイン電流を減
少させる動作を行なう。
よりも低い場合について考える。このとき、比較回路４
の出力は電源電圧に近い電圧を出力する。その結果、平
滑回路５のキャパシタC3の両端間電圧は大きくなり、ト
ランジスタM1,M2のゲート・ソース間電圧は小さくな
る。すなわち、トランジスタM1,M2のドレイン電流を減
少させる動作を行なう。
本実施例によれば、トランジスタの特性ばらつきおよび
温度変動に影響されない定電流源回路を構成することが
できる。
温度変動に影響されない定電流源回路を構成することが
できる。
尚、サンプルホールド回路２内の増幅器A1はインピーダ
ンス変換器として利用しているので、ボルテージホロワ
の代わりにソースホロワ等を用いても良いことは明らか
である。また、抵抗RLは、定電流源用トランジスタM1の
負荷として用いているので、抵抗RLの代わりにトランジ
スタ等のアクティブ素子を用いても良いことは明らかで
ある。
ンス変換器として利用しているので、ボルテージホロワ
の代わりにソースホロワ等を用いても良いことは明らか
である。また、抵抗RLは、定電流源用トランジスタM1の
負荷として用いているので、抵抗RLの代わりにトランジ
スタ等のアクティブ素子を用いても良いことは明らかで
ある。
また、第１図では、電流検出回路１のトランジスタM2と
カレントミラー回路を構成するトランジスタM1は１個で
あるが、前記トランジスタM2に対し複数個のトランジス
タをトランジスタM1と同様にカレントミラー接続するこ
とにより各トランジスタも同様に定電流源として機能す
ることは明らかである。
カレントミラー回路を構成するトランジスタM1は１個で
あるが、前記トランジスタM2に対し複数個のトランジス
タをトランジスタM1と同様にカレントミラー接続するこ
とにより各トランジスタも同様に定電流源として機能す
ることは明らかである。
次に、第３図は本発明の他の実施例を示す回路図であ
る。
る。
第３図において、第１図におけるものと同一機能を有す
るものは同一符号を付してある。本実施例が第１図の実
施例と異なる点は、ＰチャネルMOS FET M1,M2の代りと
して、ＮチャネルMOS FET M3,M4を用いた点にある。本
実施例の動作は、前述した第１図の実施例の動作説明よ
り類推的に容易に理解されるであろう。
るものは同一符号を付してある。本実施例が第１図の実
施例と異なる点は、ＰチャネルMOS FET M1,M2の代りと
して、ＮチャネルMOS FET M3,M4を用いた点にある。本
実施例の動作は、前述した第１図の実施例の動作説明よ
り類推的に容易に理解されるであろう。
本実施例によれば、ＮチャネルMOS FETの特性バラツキ
および温度変動に影響されない定電流源回路を構成する
ことができる。
および温度変動に影響されない定電流源回路を構成する
ことができる。
第４図は本発明の更に他の実施例を示す回路図である。
第４図において、第１図におけるものと同一機能を有す
るものは同一符号を付してある。本実施例が、第１図の
実施例と異なる点はＰチャネルMOS FET M1,M2の代りと
してPNP型バイポーラトランジスタT1,T2を用いた点にあ
る。尚、R2,R3はそれぞれ抵抗である。本実施例の動作
も同様に前述した第１図の実施例の動作説明から類推的
に容易に理解されるであろう。
るものは同一符号を付してある。本実施例が、第１図の
実施例と異なる点はＰチャネルMOS FET M1,M2の代りと
してPNP型バイポーラトランジスタT1,T2を用いた点にあ
る。尚、R2,R3はそれぞれ抵抗である。本実施例の動作
も同様に前述した第１図の実施例の動作説明から類推的
に容易に理解されるであろう。
本実施例によれば、PNP型バイポーラトランジスタによ
っても、トランジスタの特性ばらつきおよび温度変動に
影響されない定電流源回路を構成することができる。
っても、トランジスタの特性ばらつきおよび温度変動に
影響されない定電流源回路を構成することができる。
第５図は、本発明の更に別の実施例を示す回路図であ
る。
る。
第５図において、第１図と第４図におけるのと同一機能
を有するものには同一符号を付してある。本実施例が第
１図の実施例と異なる点はＰチャネルMOS FET M1,M2の
代りとして、NPN型バイポーラトランジスタT3,T4を用い
た点にある。本実施例の動作も同様に前述した第１図の
実施例の動作説明より類推的に容易に理解されるであろ
う。
を有するものには同一符号を付してある。本実施例が第
１図の実施例と異なる点はＰチャネルMOS FET M1,M2の
代りとして、NPN型バイポーラトランジスタT3,T4を用い
た点にある。本実施例の動作も同様に前述した第１図の
実施例の動作説明より類推的に容易に理解されるであろ
う。
本実施例によれば、NPN型バイポーラトランジスタによ
っても、トランジスタの特性ばらつきおよび温度変動に
影響されない定電流源回路を構成することができる。
っても、トランジスタの特性ばらつきおよび温度変動に
影響されない定電流源回路を構成することができる。
本発明によれば、IC製造ばらつきによるトランジスタ
（MOS FET,J FET,MES FET,バイポーラトランジスタ等）
の特性ばらつき、および温度変動に対する特性変化に対
して、電流源用トランジスタの電流ばらつきおよび変動
がない定電流源回路を実現することができる。
（MOS FET,J FET,MES FET,バイポーラトランジスタ等）
の特性ばらつき、および温度変動に対する特性変化に対
して、電流源用トランジスタの電流ばらつきおよび変動
がない定電流源回路を実現することができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図における各スイッチ回路のスイッチ動作のタイミング
を示すタイミング図、第３図乃至第５図はそれぞれ本発
明の他の実施例を示す回路図、第６図は定電流回路の従
来例を示す回路図、第７図は一般的なMOS FETの特性例
を示すグラフである。 １……電流検出回路、２……サンプルホールド回路、３
……基準電圧発生回路、４……比較回路、５……平滑回
路、M1,M2……ＰチャネルMOS FET、M3,M4……Ｎチャネ
ルMOS FET、C1,C2,C3……キャパシタ、S1,S2,S3,S4,S5,
S6……スイッチ回路、A1,A2……増幅器、RL……抵抗
（負荷回路）、T1,T2……PNP型トランジスタ、T3,T4…
…NPN型トランジスタ。
図における各スイッチ回路のスイッチ動作のタイミング
を示すタイミング図、第３図乃至第５図はそれぞれ本発
明の他の実施例を示す回路図、第６図は定電流回路の従
来例を示す回路図、第７図は一般的なMOS FETの特性例
を示すグラフである。 １……電流検出回路、２……サンプルホールド回路、３
……基準電圧発生回路、４……比較回路、５……平滑回
路、M1,M2……ＰチャネルMOS FET、M3,M4……Ｎチャネ
ルMOS FET、C1,C2,C3……キャパシタ、S1,S2,S3,S4,S5,
S6……スイッチ回路、A1,A2……増幅器、RL……抵抗
（負荷回路）、T1,T2……PNP型トランジスタ、T3,T4…
…NPN型トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 脩三 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 花房 宏典 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (56)参考文献 特開 昭58−37719（ＪＰ，Ａ)
Claims (4)
- 【請求項１】第１のトランジスタ素子とバイアス回路と
を有し、負荷回路に定められた電流を供給する定電流源
回路であって、前記第１のトランジスタ素子は第1,第2,
第３の電極を有し、第１の電極は第１の電源に接続さ
れ、第２の電極は負荷回路に接続され、第３の電極は前
記バイアス回路に接続される定電流源回路において、前
記バイアス回路は、 第1,第2,第３の３つの電極を有する第２のトランジスタ
素子とスイッチト・キャパシタ回路とを有し、第２のト
ランジスタ素子の第１の電極は前記第１のトランジスタ
素子の第１の電極に接続され、当該第２のトランジスタ
素子の第３の電極は前記第１のトランジスタ素子の第３
の電極に接続されてカレントミラー回路を構成し、前記
第２のトランジスタ素子の第２の電極前記スイッチト・
キャパシタ回路を介して第２の電源に接続されて成り、
該スイッチト・キャパシタ回路により前記第２のトラン
ジスタ素子の第２の電極から前記第２の電源へ流れる電
流を検出してその電流値に対応した電圧を得る電流検出
回路と、 該電流検出回路で得られた前記電圧をサンプル・ホール
ドするサンプルホールド回路と、 基準電圧を発生する基準電圧発生回路と、 該基準電圧発生回路より発生された基準電圧と前記サン
プルホールド回路においてサンプルホールドされた電圧
とを比較する比較回路と、 その比較結果として得られた誤差電圧を平滑化し、平滑
化された該誤差電圧を前記第２のトランジスタ素子の第
３の電極に印加する平滑回路とを備えていることを特徴
とする定電流源回路。 - 【請求項２】特許請求の範囲第１項に記載の定電流源回
路において、前記電流検出回路内の前記スイッチト・キ
ャパシタ回路は、第１の容量と、該第１の容量の一端と
前記第２のトランジスタ素子の第２の電極との間に接続
される第１のスイッチと、前記第１の容量の他端と前記
第２の電源との間に接続される第２のスイッチと、前記
第１の容量における前記第１のスイッチの接続された側
の一端と第３の電源との間に接続される第３のスイッチ
と、前記第１の容量における前記第２のスイッチの接続
された側の一端にその一端が接続され、他端は前記電流
検出回路の出力端子となる第４のスイッチと、前記第１
の容量に並列に接続される第５のスイッチと、から成
り、前記第１乃至第５の各スイッチの同期した開閉動作
により、前記第１の容量の両端間電圧を取り出し、前記
第２のトランジスタ素子の第２の電極から前記第２の電
源へ流れる電流の電流値に対応した電圧として得ると共
に、前記サンプルホールド回路は、前記第１及び第２の
スイッチと同期して開閉動作を行う第６のスイッチと、
第２の容量と、を含み、前記スイッチトキャパシタ回路
で得られた前記電圧を前記第２の容量の両端間電圧とし
てサンプルホールドすることを特徴とする定電流源回
路。 - 【請求項３】前記第１及び第２のトランジスタ素子は電
界効果型トランジスタから成り、該第１及び第２のトラ
ンジスタ素子の第１の電極はソース電極、第２の電極は
ドレイン電極、第３の電極はゲート電極からそれぞれ成
ることを特徴とする特許請求の範囲第１項または第２項
記載の定電流源回路。 - 【請求項４】前記第１及び第２のトランジスタ素子はバ
イポーラ型トランジスタ素子から成り、該第１及び第２
のトランジスタ素子の第１の電極はエミッタ電極、第２
の電極はコレクタ電極、第３の電極はベース電極から成
ることを特徴とする特許請求の範囲第１項または第２項
記載の定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084747A JPH0769748B2 (ja) | 1987-04-08 | 1987-04-08 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084747A JPH0769748B2 (ja) | 1987-04-08 | 1987-04-08 | 定電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63251820A JPS63251820A (ja) | 1988-10-19 |
| JPH0769748B2 true JPH0769748B2 (ja) | 1995-07-31 |
Family
ID=13839285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084747A Expired - Fee Related JPH0769748B2 (ja) | 1987-04-08 | 1987-04-08 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769748B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340112A (ja) * | 1991-01-16 | 1992-11-26 | Mitsutoyo Corp | ソーラーシステム用電圧レギュレータ |
| JP4173397B2 (ja) * | 2003-04-11 | 2008-10-29 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| JP5392225B2 (ja) * | 2010-10-07 | 2014-01-22 | 株式会社デンソー | 半導体装置、及び、その製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837719A (ja) * | 1981-08-31 | 1983-03-05 | Nippon Telegr & Teleph Corp <Ntt> | 定電流発生器 |
-
1987
- 1987-04-08 JP JP62084747A patent/JPH0769748B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63251820A (ja) | 1988-10-19 |
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