JPS6125120Y2

JPS6125120Y2 -

Info

Publication number: JPS6125120Y2
Application number: JP12863481U
Authority: JP
Priority date: 1981-08-29
Filing date: 1981-08-29
Publication date: 1986-07-28
Also published as: JPS5835200U

Description

【考案の詳細な説明】本考案は絶縁ゲート形電界効果トランジスタ
（以下、MOS・FETと呼ぶ）を用いて構成したサ
ンプリング・ホールド回路の改良に関するもので
ある。

入力信号をサンプリングするためのスイツチン
グ部をMOS・FETで構成したサンプリング・ホ
ールド回路が知られており、例えば、電荷結合素
子（チヤージ・カツプルド・デイバイス、以下
CCDと呼ぶ）を応用した遅延素子、即ち、CCD
遅延素子の出力部に共通の半導体基板上に形成さ
れて配され、CCD遅延素子の入力端に、例え
ば、ビデオ信号が供給されたとき、その出力端に
現われる入力信号としてこれをサンプリング・ホ
ールドし、所定の遅延ビデオ信号を得る回路とし
て使用される。斯かるサンプリング・ホールド回
路を動作せしめる場合、そのスイツチング部を構
成するMOS・FETをオン・オフせしめるサンプ
リング・パルスとして、例えば、CCD遅延素子
を動作せしめるための転送クロツク・パルスを共
用することができるか、あるいは、クロツク・パ
ルスを発生するトランジスタ・トランジスタ・ロ
ジツク（以下、TTLと呼ぶ）で得られるパルス
を使用することができれば、サンプリング・パル
ス発生・供給系の負担が軽減されて好都合であ
る。しかしながら、従来回路に於いては、スイツ
チング部を構成するMOS・FETをオン・オフせ
しめるサンプリング・パルスに要求される直流レ
ベル値、あるいは、振幅値が、上述の如くのサン
プリング・パルス発生・供給系の負担の軽減を許
さぬものとしていた。

そこで本考案は、MOS・FETで構成されるス
イツチング部を改良し、これにより、例えば、上
述の如くCCD遅延素子と共に用いられる場合に
は、サンプリング・パルスとしてCCD遅延素子
に供給される転送クロツク・パルスを共用する、
もしくは、TTLで得られるクロツク・パルスを
用いることができるようにして、サンプリング・
パルス発生・供給系を簡略化せしめたサンプリン
グ・ホールド回路を提供せんとするものである。
以下、図面を参照して本考案の実施例について説
明する。

第１図は本考案に係るサンプリング・ホールド
回路の一例を示す。同図に於いて、１はサンプリ
ング・ホールド回路全体を示す。サンプリング・
ホールド回路１は信号入力端２を有し、これがバ
ツフア部を構成するMOS・FET３のゲートに接
続されている。このMOS・FET３のソース・ド
レイン通路はバイアス電圧供給用のMOS・FET
４のソース・ドレイン通路と直列に接続され、電
源Ｖ_DDと接地との間に接続されている。MOS・
FET３とMOS・FET４との接続中点、即ち、
MOS・FET３の出力電極は、スイツチング部を
構成するMOS・FET５のソース・ドレイン通
路、即ち、入力電極−出力電極通路を介して、出
力部を構成するMOS・FET６のゲートに接続さ
れている。このMOS・FET６のソース・ドレイ
ン通路はバイアス電圧供給用のMOS・FET７の
ソース・ドレイン通路と直列に接続され、電源Ｖ
_DDと接地との間に接続されている。そして、
MOS・FET６とMOS・FET７との接続中点、即
ち、MOS・FET６の出力電極に信号出力端８が
接続されている。上記のスイツチング部を構成す
るMOS・FET５のゲートにサンプリング・パル
ス入力端９が接続され、ここからサンプリング・
パルスSPが供給される。また、このMOS・FET
５の出力電極と接地との間には、実質的にホール
ド・コンデンサ１０が接続されている。さらに、
MOS・FET４とMOS・FET５のゲートは共通接
続されて端子１１が導出され、所定のバイアス電
圧Vgが供給される。上述したMOS・FET３〜７
は、例えば、共通半導体基板上に形成されて、
MOS・FET３，４，６及び７はエンハンスメン
ト形となされ、MOS・FET５はデイプリーシヨ
ン形となされる。また、ホールド・コンデンサ１
０も共通半導体基板を利用して形成されるであろ
う。

本考案の一実施例であるサンプリング・ホール
ド回路１は斯くの如くに構成されるが、この例
は、その信号入力端２にCCD遅延素子１２の出
力端が接続されてCCD遅延素子１２の出力回路
を構成している。このCCD遅延素子１２は入力
端１３を有し、また、出力端にはMOS・FET１
４を介してバイアス電圧Vpdを供給する電源が接
続されるとともに、アノードが接地されたダイオ
ード１５が接続されている。MOS・FET１４の
ゲートからはリセツト・パルスRPが供給される
端子１６が導出されており、MOS・FET１４は
リセツト・パルスRPが供給されたときオンとな
る。

次に動作について述べる。CCD遅延素子１２
の入力端１３に信号、例えば、ビデオ信号が供給
されると、CCD遅延素子１２の出力端に遅延さ
れた信号が得られるのであるが、この場合、
MOS・FET１４のゲートに端子１６から、第２
図Ａに示される如くの、所定周期のリセツト・パ
ルスRPが供給され、このリセツト・パルスRPの
期間にMOS・FET１４がオンとなつてCCD遅延
素子１２の出力端の電圧がリセツト・パルスRP
の周期でバイアス電圧Vpdにリセツトされ、
MOS・FET１４の出力端には、このバイアス電
圧Vpdで定められた基準レベルに遅延された信号
成分が負極性をもつて重畳された、第２図Ｂに示
す如くの、信号Ｓ１が得られる。ここで、信号成
分の最大振幅がVsmとされている。この信号Ｓ
１がサンプリング・ホールド回路１に、バツフア
部を構成するMOS・FET３のゲートに接続され
た信号入力端２から供給され、MOS・FET３の
出力電極には信号Ｓ１がMOS・FET３のゲー
ト・出力電極間電圧降下Vggだけ直流レベルが低
下した、第２図Ｃに示される如くの、信号Ｓ２が
得られる。スイツチング部を構成するMOS・
FET５のゲートに接続されたサンプリング・パ
ルス入力端９には、第２図Ｄに示される如くの、
サンプリング・パルスSPが供給され、このサン
プリング・パルスSPの期間MOS・FET５がオン
となつて、MOS・FET３の出力電極に得られ
る、即ち、MOS・FET５の入力電極に得られる
信号Ｓ２のそのときのレベルがサンプリングさ
れ、ホールド・コンデンサ１０にホールドされ
る。従つて、実質的にホールド・コンデンサ１０
が接続されたMOS・FET５の出力電極には、第
２図Ｅに示される如くの、信号Ｓ２がサンプリン
グ・ホールドされて形成された信号Ｓ３が得られ
る。この信号Ｓ３が出力部を構成するMOS・
FET６を介して信号出力端８に導かれ、所望の
遅延ビデオ信号が得られるのである。なお、上述
に於いて、エンハンスメント形とされている
MOS・FET３，４，６及び７のゲート・スレツ
シヨールド電圧（ドレイン電流が流れはじめるゲ
ート電圧）Vthを零Ｖとしている。

ここで、スイツチング部を構成するMOS・
FET５をオン・オフせしめるためのサンプリン
グ・パルスの振幅について考察してみる。
MOS・FET３の出力電極に得られる信号、即
ち、MOS・FET５の入力電極に印加される信号
Ｓ２の最高レベルはVpd−Vggであり、最低レベ
ルはVpd−Vsm−Vggであるので、サンプリン
グ・パルスSPの列の高レベル側をＶ_Hとし低レベ
ル側をＶ_Lとする（即ち、パルス振幅はＶ_H−Ｖ_L
となる。）と、MOS・FET５がサンプリング・パ
ルスSPに応じて確実にオン・オフされるために
は、MOS・FET５のゲート・スレツシヨールド
電圧をVth₅として、Ｖ_H≧（Vpd−Vgg）＋Vth₅ …(1) Ｖ_L≦（Vpd−Vsm−Vgg）＋Vth₅ …(2) が成立することが要求される。ここで、通常の
CCD遅延素子及びMOS・FETの使用に於いて一
般的に用いられる値として、Vpd＝15V、Vsm＝
3V及びVgg＝3Vとする。

今、仮りに、MOS・FET５がエンハンスメン
ト形とされており、MOS・FET３，４，６及び
７と同様に、ゲート・スレツシヨールド電圧が零
Ｖであるとすると、Vth₅＝０であるから、上述
の(1)式及び(2)式より、Ｖ_H≧12V、Ｖ_L≦9Vとな
る。これよりして、この場合、サンプリング・パ
ルスSPの列は、高レベル側を12V以上とし低レベ
ル側を9V以下とする（パルス振幅は3Vとなる。）
ものでなければならない。一方、通常のCCD遅
延素子に供給される転送クロツク・パルスの列
は、高レベル側が数Ｖ程度で低レベル側が零Ｖ程
度であり、また、通常のTTLで得られるクロツ
ク・パルスの列は一般的に、高レベル側か5V程
度であり、低レベル側が零Ｖ程度である。従つ
て、上記の如く、MOS・FET５をエンハンスメ
ント形とした場合には、サンプリング・パルス
SPの列として、CCD遅延素子に供給される転送
クロツク・パルスの列を共用することやTTLで
得られるクロツク・パルスの列をそのまま用いる
ことができず、若し、これらを用いようとすれ
ば、直流バイアス電圧を印加する、あるいは、パ
ルス振幅を増大せしめる等の処理が必要となり、
サンプリング・パルス発生・供給系の複雑化を来
たすことになる。

しかるに、本考案に於いては、MOS・FET５
はデイプリーシヨン形とされており、そのゲー
ト・スレツシヨールド電圧Vth₅は、例えば、−7V
〜−9V程度とされている。そこで、Vth₅＝−7V
とすると上述(1)式及び(2)式より、Ｖ_H≧5V、Ｖ_L
≦2Vとなり、また、Vth₅＝−9Vとすると上述(1)
式及び(2)式より、Ｖ_H≧3V、Ｖ_L≦0Vとなる。即
ち、Vth₅＝−7Vの場合には、サンプリング・パ
ルスSPの列は、高レベル側を5V以上とし低レベ
ル側を2V以下とするものでよく、また、Vth₅＝
−9Vの場合には、サンプリング・パルスSPの列
は高レベル側を3V以上とし低レベル側を零Ｖ以
下とするものでよい。従つて、いずれの場合も、
斯かるサンプリング・パルスSPの列として、上
述の如く、高レベル側が数Ｖ程度で低レベル側が
零Ｖ程度であるCCD遅延素子に供給される転送
クロツク・パルスの列を共用することができ、あ
るいは、上述の如く高レベル側が5V程度で低レ
ベル側が零Ｖ程度であるTTLで得られるクロツ
ク・パルスの列を用いることができることにな
る。このため、サンプリング・パルス発生・供給
系を著しく簡単にすることができる。

なお、上述の実施例の場合、サンプリング・ホ
ールド回路１の各MOS・FET３〜７がCCD遅延
素子１２と共通の半導体基板上に形成されるとき
には、CCD遅延素子１２を形成するCCDが埋込
チヤンネル形であれば、その転送チヤンネルに於
ける転送部（電位障壁部）を形成する工程に於い
てスイツチング部を構成するMOS・FET５を形
成するようにすれば、容易に−7V程度のゲー
ト・スレツシヨールド電圧をもつたデイプリーシ
ヨン形のMOS・FETとすることができる。

以上説明した如く、本考案に係るMOS・FET
を用いたサンプリング・ホールド回路であつて
は、スイツチング部を構成するMOS・FETがデ
イプリーシヨン形となされることにより、そのサ
ンプリング・パルスとして、一般的に一諸に使用
される他の回路からのクロツク・パルス等を共用
することができ、その結果、付随するサンプリン
グ・パルス発生・供給系の負担が軽減され、その
構成が簡略化されることになる。

【図面の簡単な説明】

第１図は本考案に係るサンプリング・ホールド
回路の一例の構成及び使用例を示す回路接続図、
第２図は本考案に係るサンプリング・ホールド回
路の動作説明に用いられる波形図である。図中、２は信号入力端、３〜７はMOS・
FET、８は信号出力端、９はサンプリング・パ
ルス入力端、１０はホールド・コンデンサ、１２
はCCD遅延素子である。

Claims

【実用新案登録請求の範囲】

バツフア部を構成する第一の絶縁ゲート形電界
効果トランジスタのゲートに信号入力端が接続さ
れるとともに、その出力電極がスイツチング部を
構成する第二の絶縁ゲート形電界効果トランジス
タの入力電極−出力電極通路を介して、出力部を
構成する第三の絶縁ゲート形電界効果トランジス
タのゲートに接続され、上記第二のトランジスタ
のゲートにサンプリング・パルス入力端が接続さ
れるとともにその出力電極には実質的にホール
ド・コンデンサが接続され、上記第三のトランジ
スタの出力電極に信号出力端が接続され、上記第
一及び第三のトランジスタの出力電極に、バイア
ス電圧供給用の第四及び第五の絶縁ゲート形電界
効果トランジスタが、各々のゲートを共通接続し
て、夫々、接続され、上記第一、第三、第四及び
第五のトランジスタがエンハンスメント形とさ
れ、かつ、上記第二のトランジスタがデイプリー
シヨン形とされて成るサンプリング・ホールド回
路。