JPS5835200U - サンプリング・ホ−ルド回路 - Google Patents

サンプリング・ホ−ルド回路

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JPS5835200U
JPS5835200U JP12863481U JP12863481U JPS5835200U JP S5835200 U JPS5835200 U JP S5835200U JP 12863481 U JP12863481 U JP 12863481U JP 12863481 U JP12863481 U JP 12863481U JP S5835200 U JPS5835200 U JP S5835200U
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JP
Japan
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transistor
output
field effect
output electrode
insulated gate
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JP12863481U
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JPS6125120Y2 (ja
Inventor
橋本 武夫
Original Assignee
ソニー株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は本考案に係るサンプリング・ホールド回路の一
例の構成及び使用例を示す回路接続図、第2図は本考案
に係るサンプリング・ホールド回路の動作説明に用いら
れる波形図である。 図中、2は信号入力端、3〜7はMOS −FET。 8は信号出力端、9はサンプリング・パルス入力端、1
0はホールド・コンデンサ、12はCOD遅延素子であ
る。

Claims (1)

    【実用新案登録請求の範囲】
  1. バッファ部を構成する第一の絶縁ゲート形電界効果トラ
    ンジスタのゲートに信号入力端が接続されるとともに、
    その出力電極がスイッチング部を構成する第二の絶縁ゲ
    ート形電界効果トランジスタの入力電極−出力電極通路
    を介して、出力部を構成する第三の絶縁ゲート形電界効
    果トランジスタのゲートに接続され、上記第二のトラン
    ジスタのゲートにサンプリング・パルス入力端が接続さ
    れるとともにその出力電極には実質的にホールド・コン
    デンサが接続され、上記第三のトランジスタの出力電極
    に信号出力端が接続され、上記第−及び第三のトランジ
    スタの出力電極に、バイアス電圧供給用の第四及び第五
    の絶縁ゲート形電界効果トランジスタが、各々のゲート
    を共通接続して、夫々、接続され、上記第一、第三、第
    四及び第五のトランジスタがエンハンスメント形とされ
    、゛かつ、上記第二のトランジスタがディプリーション
    形とされて成るサンプリング・ホールド回路。
JP12863481U 1981-08-29 1981-08-29 サンプリング・ホ−ルド回路 Granted JPS5835200U (ja)

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JP12863481U JPS5835200U (ja) 1981-08-29 1981-08-29 サンプリング・ホ−ルド回路

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JP12863481U JPS5835200U (ja) 1981-08-29 1981-08-29 サンプリング・ホ−ルド回路

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Publication Number Publication Date
JPS5835200U true JPS5835200U (ja) 1983-03-07
JPS6125120Y2 JPS6125120Y2 (ja) 1986-07-28

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JP12863481U Granted JPS5835200U (ja) 1981-08-29 1981-08-29 サンプリング・ホ−ルド回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63186393U (ja) * 1987-05-25 1988-11-30
JPS63186392U (ja) * 1987-05-25 1988-11-30

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63186393U (ja) * 1987-05-25 1988-11-30
JPS63186392U (ja) * 1987-05-25 1988-11-30

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JPS6125120Y2 (ja) 1986-07-28

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