JPS5897800U - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS5897800U JPS5897800U JP19120181U JP19120181U JPS5897800U JP S5897800 U JPS5897800 U JP S5897800U JP 19120181 U JP19120181 U JP 19120181U JP 19120181 U JP19120181 U JP 19120181U JP S5897800 U JPS5897800 U JP S5897800U
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- types
- input
- input buffers
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来の一実施例を示し、第２図は本実施例の入
力データ制御回路を示し、第３図は入力バッファ回路を
示し、第４図は本実施例のＸデコーダの構成を示すもの
である。 Ｑ２−□＋ Ｑ２−２・・・入力データ制御トランジス
タ、３−２．３−３・・・入力バッファ。
力データ制御回路を示し、第３図は入力バッファ回路を
示し、第４図は本実施例のＸデコーダの構成を示すもの
である。 Ｑ２−□＋ Ｑ２−２・・・入力データ制御トランジス
タ、３−２．３−３・・・入力バッファ。
Claims (1)
- 論理閾値電圧の異なる２種類の入力バッファーが共通接
続された入力端子を有し、上記２種類の入力バッファー
の内輪環閾値電圧の高い方の入力゛バッファーの出力信
号で複数のアドレスを同時に選択せしめるテスト回路を
内蔵したことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19120181U JPS5897800U (ja) | 1981-12-22 | 1981-12-22 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19120181U JPS5897800U (ja) | 1981-12-22 | 1981-12-22 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897800U true JPS5897800U (ja) | 1983-07-02 |
| JPS6138160Y2 JPS6138160Y2 (ja) | 1986-11-04 |
Family
ID=30104675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19120181U Granted JPS5897800U (ja) | 1981-12-22 | 1981-12-22 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897800U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176375A (ja) * | 2008-01-25 | 2009-08-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS53132273A (en) * | 1977-04-22 | 1978-11-17 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
-
1981
- 1981-12-22 JP JP19120181U patent/JPS5897800U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS53132273A (en) * | 1977-04-22 | 1978-11-17 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138160Y2 (ja) | 1986-11-04 |
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