JP2000003600A - 半導体記憶装置および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアレイおよびデータ処理部を有する半
導体記憶装置としてデータ処理部の待機時電源電流不良
を確実に検出可能にする。 【解決手段】 同一の半導体チップ１に設けられたメモ
リアレイ１２２とデータ処理部３に対して、電源電圧Ｖ
ＤＤを供給するための電源電圧パッド１２５および接地
電圧ＶＳＳを供給するための接地電圧パッド１２６が設
けられている。貫通電流遮断手段としてのスイッチ素子
１２９は、電源電圧パッド１２５から基準電圧発生回路
１２７を介して接地電圧パッド１２６に流れる貫通電流
を、データ処理部３の待機時電源電流の検査の際に、遮
断する。これにより、データ処理部３の待機時電源電流
不良がメモリアレイ１２２の待機時電源電流不良に隠れ
てしまうことがなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よび半導体集積回路に関する技術に属するものである。

【０００２】

【従来の技術】近年、半導体集積回路（ＬＳＩ）の１つ
であるダイナミックＲＡＭ（ＤＲＡＭ）は、３年で４倍
のペースで大容量化の道を進んできている。この大容量
化に伴って、ＤＲＡＭは各世代間（例えば１Ｍビットか
ら４Ｍビットへ）でチップ面積が１．５倍ずつ増加して
いる。このチップ面積の増加に伴いＤＲＡＭ内のデータ
伝送のための信号線の配線が長くなり、配線容量の増大
を招いている。さらには、多ビット化による配線本数の
増大も配線容量の増大に輪をかけている。

【０００３】ＤＲＡＭ内の消費電力の大部分は、その信
号線の充放電で費やされる。前記配線容量の増大は、充
放電電流の増大ひいてはＤＲＡＭ全体の消費電力の増大
をもたらす。また、配線容量の増大は信号遅延の増大を
もたらす。

【０００４】一方、ＤＲＡＭ中のＭＯＳトランジスタ素
子の微細化に伴い、その酸化膜の耐圧が問題になってき
ている。

【０００５】そこで、従来のＤＲＡＭにおいては、消費
電力及び信号遅延の低減に加えて酸化膜の信頼性向上の
面からも内部電源電圧を下げる努力がなされてきた。外
部電源電圧ＶＣＣに基づいてＤＲＡＭチップの内部で生
成した降圧電圧ＶＩＮＴを、該チップ上のＭＯＳトラン
ジスタ回路へ供給するのである。

【０００６】

【発明が解決しようとする課題】メモリアレイとデータ
処理部を混載したＤＲＡＭのような半導体記憶装置で
は、待機時電源電流を検査する際に、データ処理部の待
機時電源電流不良が、メモリアレイの待機時電源電流に
よって隠れてしまうという問題点がある。

【０００７】また、ＤＲＡＭのような複数の回路ブロッ
クを有する半導体集積回路では、一方の回路ブロックの
動作電流に起因した電源ノイズが、他方の回路ブロック
に影響を与えるおそれがある。

【０００８】本発明は、メモリアレイおよびデータ処理
部を有する半導体記憶装置として、データ処理部の待機
時電源電流不良を確実に検出可能にすることを課題とす
る。

【０００９】また、本発明は、複数の回路ブロックを有
する半導体集積回路として、回路ブロック間の電源ノイ
ズの伝播を抑制することを課題とする。

【００１０】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、半導体記憶
装置として、図３（ａ）及び（ｂ）に示すように、同一
の半導体チップ１に設けられたメモリアレイ１２２とデ
ータ処理部３とを備え、前記半導体チップ１に設けられ
前記メモリアレイ１２２及びデータ処理部３に電源電圧
を供給するための電源電圧端子（電源電圧パッド）１２
５と、前記半導体チップ１に設けられ前記メモリアレイ
１２２及びデータ処理部３に接地電圧を供給するための
接地電圧端子（接地電圧パッド）１２６と、前記半導体
チップ１に設けられ前記電源電圧端子１２５からの電源
電圧及び前記接地電圧端子１２６からの接地電圧を受け
取り前記メモリアレイ１２２に供給されるメモリアレイ
供給電圧を発生するメモリアレイ供給電圧発生回路（基
準電圧発生回路）１２７と、前記半導体チップ１に設け
られ前記電源電圧端子１２５からメモリアレイ供給電圧
発生回路１２７を通じて接地電圧端子１２６へ流れる貫
通電流を遮断する貫通電流遮断手段（スイッチ素子）１
２９とをさらに備えている構成とするものである。

【００１１】請求項１の発明により、データ処理部３の
待機時電源電流を検査する場合に、貫通電流遮断手段
（スイッチ素子）１２９によって電源電圧端子１２５か
らメモリアレイ供給電圧発生回路（基準電圧発生回路）
１２７を通じて接地電圧端子１２６へ流れる貫通電流を
遮断することができるため、データ処理部３の待機時電
源電流不良を検出できる。

【００１２】また、請求項２の発明が講じた解決手段
は、半導体記憶装置として、図５（ａ）及び（ｂ）に示
すように、同一の半導体チップ１に設けられたメモリア
レイ１２２とデータ処理部３とを備え、前記半導体チッ
プ１に設けられ前記メモリアレイ１２２に電源電圧を供
給するための第１の電源電圧端子（第１の電源電圧パッ
ド）１２５ａと、前記半導体チップ１に設けられ前記デ
ータ処理部３に電源電圧を供給するための第２の電源電
圧端子（第２の電源電圧パッド）１２５ｂと、前記半導
体チップ１に設けられ前記第１の電源電圧端子１２５ａ
から電源電圧を受け取り前記メモリアレイ１２２に供給
されるメモリアレイ供給電圧を発生するメモリアレイ供
給電圧発生回路（基準電圧発生回路）１２７とをさらに
備えている構成とするものである。

【００１３】請求項２の発明により、メモリアレイ１２
２及びメモリアレイ供給電圧発生回路（基準電圧発生回
路）１２７に電源電圧を供給する第１の電源電圧端子１
２５ａとデータ処理部３に電源電圧を供給する第２の電
源電圧端子１２５ｂとが別々に設けられている。したが
って、貫通電流は第１の電源電圧端子１２５ａからメモ
リアレイ供給電圧発生回路１２７内を流れ、第２の電源
電圧端子１２５ｂからデータ処理部３内を流れる電流に
は影響を与えない。これにより、待機時電源電流を検査
する場合には、メモリアレイ１２２の待機時電源電流の
測定とデータ処理部３の待機時電源電流の測定とを独立
して行なうことができるためデータ処理部３の待機時電
源電流不良も検出できる。さらに、請求項１の貫通電流
遮断手段（スイッチ素子）１２９を制御するための制御
信号が不要であるのでチップの制御を簡略化できる。

【００１４】また、請求項３の発明が講じた解決手段
は、半導体集積回路として、図９に示すように、各々電
源線と接地線とを備えた主電源配線系５６及び副電源配
線系５７と、前記主電源配線系５６に直接接続された第
１の回路ブロック５１と、前記副電源配線系５７に直接
接続された第２の回路ブロック５２と、前記第１の回路
ブロック５１から第２の回路ブロック５２へのノイズ伝
播を抑制するように前記主電源配線系５６と副電源配線
系５７との間に介在した電源系結合回路７０とを備えた
構成とするものである。

【００１５】請求項３の発明により、半導体集積回路に
おいて、主電源配線系５６と副電源配線系５７との間に
介在した電源系結合回路７０が第１の回路ブロック５１
から第２の回路ブロック５２へのノイズ伝播を抑制す
る。

【００１６】請求項４の発明は、前記請求項３の発明の
構成に、前記第２の回路ブロックは、データ線対を差動
で駆動するように、第１の振幅を有する第１の差動信号
を該第１の振幅より小さい第２の振幅を有する第２の差
動信号に変換するデータ線駆動回路を備え、前記第１及
び第２の差動信号は各々ハイレベルとロウレベルとを有
する論理信号であって、各論理信号のロウレベルは前記
副電源配線系の接地線の電圧レベルと等しいという構成
を付加するものである。

【００１７】請求項５の発明は、前記請求項３の発明の
構成に、図９に示すように、前記電源系結合回路７０
は、互いに並列接続され且つ前記主電源配線系の接地線
５６と前記副電源配線系の接地線５７との間に介在した
第１及び第２のＮＭＯＳトランジスタＱｎ71，Ｑｎ72を
備え、該第１のＮＭＯＳトランジスタＱｎ71のゲートは
制御クロックの供給を受け、前記第２のＮＭＯＳトラン
ジスタＱｎ72のゲートは前記副電源配線系の接地線５７
に接続された構成を付加するものである。

【００１８】請求項５の発明により、この電源系結合回
路７０を構成する２つのＮＭＯＳトランジスタＱｎ71，
Ｑｎ72のうち第１のＮＭＯＳトランジスタＱｎ71は、制
御クロックに応じてオンすることにより、主電源配線系
の接地線５６と副電源配線系の接地線５７とを低インピ
ーダンスで接続する。また、第１のＮＭＯＳトランジス
タＱｎ71がオフしている間は、第２のＮＭＯＳトランジ
スタＱｎ72は、主電源配線系の接地線５６から副電源配
線系の接地線５７へのノイズ伝播を抑制するためのＭＯ
Ｓダイオードとして機能する。したがって、第２の回路
ブロック５２が前記小電圧振幅の差動信号を取り扱うド
ライバー回路を有する場合でも、その誤動作を防止でき
る。

【００１９】請求項６の発明は、前記請求項５の発明の
構成に、前記第２のＮＭＯＳトランジスタのしきい値電
圧は０Ｖ以下であるという構成を付加するものである。

【００２０】請求項７の発明は、前記請求項３の発明の
構成に、図９に示すように、降圧電圧を前記第２の回路
ブロック５２へ供給するように、外部から与えられた電
源電圧に基づいて前記降圧電圧を生成する電源降圧回路
８０をさらに備え、図１０に示すように、前記電源降圧
回路８０は、前記降圧電圧の基準となる電位を発生する
基準電位発生回路８４を有し、該基準電位発生回路８４
の接地線は、前記副電源配線系の接地線に直接接続され
た構成を付加するものである。

【００２１】請求項８の発明は、前記請求項７の発明の
構成に、図１０に示すように、前記電源降圧回路８０
は、前記基準電位発生回路８４により発生された基準電
位と前記降圧電圧とを比較する比較回路８５をさらに有
し、該比較回路８５は、並列カレントミラー型の電流源
を構成するように各々電源線に接続された一対のＰＭＯ
ＳトランジスタＱｐ81，Ｑｐ82と、前記基準電位と降圧
電圧とを入力とした差動増幅器を構成するように、各々
前記一対のＰＭＯＳトランジスタＱｐ81，Ｑｐ82の接地
側に接続された一対のＮＭＯＳトランジスタＱｎ82，Ｑ
ｎ83と、該一対のＮＭＯＳトランジスタＱｎ82，Ｑｎ83
の各々のソースと接地線との間に介在したスイッチ素子
（ＮＭＯＳトランジスタ）Ｑｎ84とを備え、前記一対の
ＮＭＯＳトランジスタＱｎ82，Ｑｎ83は、駆動能力を高
めるように各々のしきい値電圧が低く設定されている構
成を付加するものである。

【００２２】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図面を参照しながら説明す
る。

【００２３】図１は第１の実施形態に係るＤＲＡＭを示
す図である。図１において、８個のメモリ部２とデータ
処理部３とが同一の半導体チップ１に設けられており、
データ処理部３は半導体チップ１の中央部に配置され、
８個のメモリ部は半導体チップ１の周辺部にデータ処理
部３を囲むように配置されている。また、半導体チップ
１における中央部と周辺部との間の中間部には、外部信
号を入力する複数個の入力パッド４が配置されており、
当該中間部はメモリ部２とデータ処理部３と入力パッド
４とをそれぞれ接続する配線（一部を除き図示省略）が
設けられた配線領域ともなっている。

【００２４】このようにメモリ部２、データ処理部３及
び入力パッド４が半導体チップ１に配置されたＤＲＡＭ
において、まず、メモリ部２とデータ処理部３と間の動
作を考えた場合には、各メモリ部２とデータ処理部３と
の半導体チップ１上における距離が均等になるため、デ
ータ処理部３が特定のメモリ部２をアクセスするときに
動作速度が遅くなるというような欠点が生じることを防
止できる。また、メモリ部２又はデータ処理部３と半導
体チップ１の外部との間の動作を考えた場合には、入力
パッド４がメモリ部２とデータ処理部３との丁度中間に
配置されているため、入力パッド４とメモリ部２との間
の配線距離、及び、入力パッド４とデータ処理部３との
間の配線距離を短くすることが可能であり、その結果、
動作速度の遅れを防止することができる。さらに、配線
領域を小さくすることができるため、チップ面積の増大
も防止でき、半導体チップ１の外部からみた信号線端子
の入力容量も低減できるという効果も有する。

【００２５】各々のメモリ部２は、メモリアレイやデコ
ーダ回路やコントロール回路等を含むメモリコア５とＩ
／Ｏブロック６と当該メモリ部２内部で用いる内部電源
電圧を発生させる電圧変換回路７とを備えており、Ｉ／
Ｏブロック６は当該メモリ部２とデータ処理部３との間
の双方向のデータ転送をデータバス１０を通じて実行す
るためのデータ転送部６ｃを有している。データ転送部
６ｃは、データ処理部３に転送するためにデータをデー
タバス１０に送出するドライバー回路６ａと、データ処
理部３から送出されたデータをデータバス１０から受け
取るレシーバー回路６ｂとから構成されている。

【００２６】また、データ処理部３は、本来のデータ処
理を行なうデータ処理ブロック８とＩ／Ｏブロック９と
を備えており、Ｉ／Ｏブロック９は、メモリ部２と同様
に、ドライバー回路９ａとレシーバー回路９ｂとから構
成されるデータ転送部９ｃを有している。

【００２７】なお、本実施形態では、データ処理部３と
各メモリ部２との間でのみデータ転送が行なわれる構成
になっているが、メモリ部２同士間でデータのやり取り
を行なってもよい。また、パッド４は外部信号を入力す
るだけでなく、ＤＲＡＭ内部で発生した信号を外部へ出
力するものとしてもよい。

【００２８】図２はＤＲＡＭの各構成要素のレイアウト
の他の例を示す図である。ここでは、図１と同様の構成
要素には同一の符号を付して説明を省略する。図２に示
すように、メモリ部２とデータ処理部３とを同一の半導
体チップ１に設け、メモリ部２を半導体チップ１上の一
方の側（図２における右側）に配置し、データ処理部３
を半導体チップ１上の他方の側（図２における左側）に
配置し、複数個の入力パッド４を半導体チップ１におけ
るメモリ部２が配置された部位とデータ処理部３が配置
された部位との間の部位すなわち中央部に一列に配置し
てもよい。なお、メモリ部２が複数個存在する場合に
は、複数個のメモリ部２を半導体チップ１上の一方の側
（例えば図２における右側）に一列に配置する。

【００２９】図３（ａ）は図１に示す本実施形態のＤＲ
ＡＭの中から、１個のメモリ部２とデータ処理部３とこ
れらに所定の電圧を外部から供給するための回路とを抜
粋して示したものである。

【００３０】図３（ａ）において、メモリ部２のメモリ
コアを構成するメモリアレイ１２２とデータ処理部３と
が同一の半導体チップ１に設けられており、さらに、半
導体チップ１には、電圧変換回路７と、メモリアレイ１
２２及びデータ処理部３に電源電圧ＶＤＤを供給する電
源電圧パッド１２５と、メモリアレイ１２２及びデータ
処理部３に接地電圧ＶＳＳを供給する接地電圧パッド１
２６とが設けられている。電圧変換回路７は、電源電圧
パッド１２５からの電源電圧ＶＤＤ及び接地電圧パッド
１２６からの接地電圧ＶＳＳを受け取り、例えば、基準
電圧や２分の１電源電圧等を発生する。

【００３１】図３（ｂ）は電圧変換回路７の構成を示す
ブロック図であり、図３（ｂ）に示すように、電圧変換
回路７は、メモリアレイ供給電圧発生回路としての基準
電圧発生回路１２７と駆動回路１２８とテスト制御信号
ＴＣＳを活性化することにより非導通状態となる貫通電
流遮断手段としてのスイッチ素子１２９とにより構成さ
れており、基準電圧発生回路１２７は、最も簡単な例と
して図４に示すように抵抗１３０により構成される。な
お、図４はスイッチ素子１２９が導通状態である通常の
場合の回路を示しており、この場合には、電源電圧パッ
ド１２５から基準電圧発生回路１２７の抵抗１３０を通
じて接地電圧パッド１２６に貫通電流が流れることよっ
て、電源電圧ＶＤＤが分圧され出力ノード１３１にＶＤ
Ｄの２分の１の電圧が発生する。

【００３２】メモリアレイとデータ処理部を混載したＤ
ＲＡＭには、待機時電源電流を検査する際に、電源電圧
パッド１２５から基準電圧発生回路１２７を通じて接地
電圧パッド１２６へ流れる貫通電流がデータ処理部３の
待機時電源電流に比較して２桁〜３桁大きいため、デー
タ処理部３の待機時電源電流不良がメモリアレイ１２２
の待機時電源電流によって隠れてしまうという問題点が
ある。

【００３３】しかし、本実施形態においては、このよう
な問題点を解決するために、電源電圧パッド１２５と電
圧変換回路７の基準電圧発生回路１２７との間、及び、
接地電圧パッド１２６と電圧変換回路７の基準電圧発生
回路１２７との間にそれぞれスイッチ素子１２９が介設
されている。

【００３４】メモリアレイ１２２の待機時電源電流を検
査する場合には、テスト制御信号ＴＣＳを非活性状態に
しスイッチ素子１２９を導通状態のままで電流測定を行
なう。一方、データ処理部３の待機時電源電流を検査す
る場合には、テスト制御信号ＴＣＳを活性化させスイッ
チ素子１２９を非導通状態にして電流測定を行なう。こ
れにより、貫通電流は流れなくなるためデータ処理部３
の待機時電源電流不良を検出できる。

【００３５】なお、本実施形態においては、スイッチ素
子１２９が、電源電圧パッド１２５と電圧変換回路７の
基準電圧発生回路１２７との間、及び、接地電圧パッド
１２６と電圧変換回路７の基準電圧発生回路１２７との
間にそれぞれ設けられているが、何れか一方にだけ設け
るようにしても同様の効果を得ることができる。

【００３６】図５（ａ）はメモリ部２のメモリアレイ１
２２及びデータ処理部３に所定の電圧を供給するための
回路の他の例を示している。

【００３７】図５（ａ）において、メモリ部２のメモリ
コアを構成するメモリアレイ１２２とデータ処理部３と
が同一の半導体チップ１に設けられており、さらに、半
導体チップ１には、電圧変換回路７ａと、メモリアレイ
１２２に電源電圧ＶＤＤを供給する第１の電源電圧パッ
ド１２５ａと、メモリアレイ１２２に接地電圧ＶＳＳを
供給する第１の接地電圧パッド１２６ａと、データ処理
部３に電源電圧ＶＤＤを供給する第２の電源電圧パッド
１２５ｂと、データ処理部３に接地電圧ＶＳＳを供給す
る第２の接地電圧パッド１２６ｂとが設けられている。
電圧変換回路７ａは、第１の電源電圧パッド１２５ａか
らの電源電圧ＶＤＤ及び第１の接地電圧パッド１２６ａ
からの接地電圧ＶＳＳを受け取り、例えば、基準電圧や
２分の１電源電圧等を発生する。

【００３８】図５（ｂ）は電圧変換回路７ａの構成を示
すブロック図であり、図５（ｂ）に示すように、電圧変
換回路７ａは、メモリアレイ供給電圧発生回路としての
基準電圧発生回路１２７と駆動回路１２８とにより構成
されており、基準電圧発生回路１２７は、図４に示す基
準電圧発生回路と同様のものである。

【００３９】本実施形態においては、メモリアレイ１２
２及び電圧変換回路７ａに接続される第１の電源電圧パ
ッド１２５ａと、データ処理部３に接続される第２の電
源電圧パッド１２５ｂとが物理的に分離されていると共
に、メモリアレイ１２２及び電圧変換回路７ａに接続さ
れる第１の接地電圧パッド１２６ａと、データ処理部３
に接続される第２の接地電圧パッド１２６ｂとが物理的
に分離されている。このため、貫通電流は第１の電源電
圧パッド１２５ａから基準電圧発生回路１２７を通じて
第１の接地電圧パッド１２６ａへ流れ、第２の電源電圧
パッド１２５ｂからデータ処理部３を通じて第２の接地
電圧パッド１２６ｂへ流れる電流には影響を与えない。
これにより、待機時電源電流を検査する場合には、メモ
リアレイ１２２の待機時電源電流の測定とデータ処理部
３の待機時電源電流の測定とを独立して行なうことがで
きるためデータ処理部の待機時電源電流不良も検出でき
る。

【００４０】なお、本実施形態によると、貫通電流遮断
手段としてのスイッチ素子を制御するためのテスト制御
信号が不要であるのでチップの制御を簡略化できる。

【００４１】図６は図１に示す第１の実施形態のＤＲＡ
Ｍの中からデータ伝送回路を抜粋してその構成を示した
ものである。ここでは、データ伝送回路として、メモリ
部２内のドライバー回路６ａと、データ処理部３内のレ
シーバー回路９ｂと、これらの回路間を接続する１組の
データ線対とから構成される単方向のデータ伝送回路に
ついて説明する。なお、データ処理部３内のドライバー
回路９ａと、メモリ部２内のレシーバー回路６ｂと、こ
れらの回路間を接続する１組のデータ線対とから構成さ
れるデータ伝送回路も同様のものである。図１に示すデ
ータバス１０は前記２組のデータ線対により構成されて
いる。

【００４２】図６において、６ａはメモリ部２のドライ
バー回路（データ線駆動回路）、２０はデータ線対、３
０は増幅回路、４０はラッチ回路であり、増幅回路３０
とラッチ回路４０とからデータ処理部３のレシーバー回
路９ｂが構成される。ＶＩＮＴは第１の降圧電圧、ＶＩ
ＮＴＬは第２の降圧電圧であり、後者は前者より低い。
ＶＩＮＴ及びＶＩＮＴＬは、各々不図示の電源降圧回路
により外部電源電圧ＶＣＣから生成される。例えば、Ｖ
ＣＣ＝３．３Ｖ、ＶＩＮＴ＝２．５Ｖ、ＶＩＮＴＬ＝
０．６Ｖである。

【００４３】ドライバー回路６ａは、０ＶからＶＩＮＴ
までスイングする入力差動信号ＩＮ／ＸＩＮを０Ｖから
ＶＩＮＴＬまでスイングする小振幅の差動信号に変換す
ることによりデータ線対２０を差動で駆動するための回
路であって、ＩＮ／ＸＩＮを入力するための一対の差動
入力端子１１，１２と、第１の制御信号ＣＯＮＴ１を入
力するための制御端子１３と、データ線対２０に接続さ
れた一対の差動出力端子１４，１５と、第１〜第６のＮ
ＭＯＳトランジスタＱｎ11〜Ｑｎ16とを備えている。Ｑ
ｎ11は、ゲートが一対の差動入力端子１１，１２のうち
の一方の端子１１に、ドレインが一対の差動出力端子１
４，１５のうちの一方の端子１４に、ソースがＱｎ15を
介してＶＩＮＴＬに各々接続されている。Ｑｎ12は、ゲ
ートが一対の差動入力端子１１，１２のうちの他方の端
子１２に、ドレインがＱｎ11のドレインと同じく端子１
４に、ソースがＱｎ16を介して接地線（接地レベル：０
Ｖ）に各々接続されている。Ｑｎ13は、ゲートがＱｎ12
のゲートと同じく端子１２に、ドレインが一対の差動出
力端子１４，１５のうちの他方の端子１５に、ソースが
Ｑｎ11のソースと同じくＱｎ15を介してＶＩＮＴＬに各
々接続されている。Ｑｎ14は、ゲートがＱｎ11のゲート
と同じく端子１１に、ドレインがＱｎ13のドレインと同
じく端子１５に、ソースがＱｎ12のソースと同じくＱｎ
16を介して接地線に各々接続されている。Ｑｎ15及びＱ
ｎ16の各々のゲートは、制御端子１３に共通接続されて
いる。Ｑｎ11〜Ｑｎ14のしきい値電圧はいずれも、およ
そ０．５Ｖである。

【００４４】ドライバー回路６ａから出力された小振幅
の差動信号を増幅回路３０へ伝送するためのデータ線対
２０は、分布定数として抵抗成分ＲＬと容量成分ＣＬと
を有するものとする。

【００４５】増幅回路３０は、データ線対２０を通じて
伝送されてきた０ＶからＶＩＮＴＬまでスイングする差
動信号ＯＵＴ／ＸＯＵＴを、０ＶからＶＩＮＴまでスイ
ングする差動信号ＡＯＴ／ＸＡＯＴに増幅するための回
路であって、ＯＵＴ／ＸＯＵＴを入力するための一対の
差動入力端子３１，３２と、第２の制御信号ＣＯＮＴ２
を入力するための制御端子３３と、ラッチ回路４０に接
続された一対の差動出力端子３４，３５と、第１〜第６
のＰＭＯＳトランジスタＱｐ31〜Ｑｐ36と、第１〜第１
０のＮＭＯＳトランジスタＱｎ31〜Ｑｎ3aとを備えてい
る。

【００４６】ラッチ回路４０は、増幅回路３０からのＡ
ＯＴ／ＸＡＯＴをラッチして０ＶからＶＩＮＴまでスイ
ングする出力差動信号ＢＯＴ／ＸＢＯＴを得るための回
路であって、ＡＯＴ／ＸＡＯＴを入力するための一対の
差動入力端子４１，４２と、第３の制御信号ＣＯＮＴ３
を入力するための制御端子４３と、ＢＯＴ／ＸＢＯＴを
出力するための一対の差動出力端子４４，４５と、第１
及び第２のＰＭＯＳトランジスタＱｐ41，Ｑｐ42と、第
１〜第６のＮＭＯＳトランジスタＱｎ41〜Ｑｎ46とを備
えている。

【００４７】図７（ａ）〜（ｇ）は図６のデータ伝送回
路の動作タイミング図である。ＣＯＮＴ１がハイレベル
に立ち上げられると、データ伝送サイクルが開始する。
各サイクルにおいて、振幅ＶＩＮＴを有するＩＮ／ＸＩ
Ｎは、ドライバー回路６ａで小振幅ＶＩＮＴＬを有する
ＯＵＴ／ＸＯＵＴに変換された後、増幅回路３０で振幅
ＶＩＮＴを有するＡＯＴ／ＸＡＯＴに増幅される。この
時、ＣＯＮＴ３がハイレベルに立ち上げられ、ＡＯＴ／
ＸＡＯＴがラッチ回路４０でラッチされる結果、ＢＯＴ
／ＸＢＯＴが確定する。このようにしてＢＯＴ／ＸＢＯ
Ｔが確定した後にＣＯＮＴ２がハイレベルに立ち上げら
れる結果、増幅回路３０の動作はラッチ回路４０による
ＡＯＴ／ＸＡＯＴのラッチに同期して停止させられる。

【００４８】以上のとおり、本実施形態によれば、デー
タ線対２０の電圧振幅がＶＩＮＴＬに制限されるので、
該データ線対２０の充放電電流を低減できる。本実施形
態は、データ線対２０の配線容量がデータ伝送回路全体
の容量に対して占める割合が大きい場合に特に効果が大
きい。

【００４９】また、ＮＭＯＳトランジスタのみで構成さ
れたドライバー回路６ａにおいて、Ｑｎ11〜Ｑｎ14の各
々のゲートには０ＶからＶＩＮＴまでスイングするＩＮ
／ＸＩＮが入力されるのに対し、その各々のソース・ド
レイン間の印加電圧はＶＩＮＴＬの大きさに制限される
ので、Ｑｎ11〜Ｑｎ14の各々において十分な大きさのゲ
ート・ソース間電圧を確保できるだけの差がＶＩＮＴの
大きさとＶＩＮＴＬの大きさとの間にあれば、当該ドラ
イバー回路６ａは高速に動作する。また、Ｑｎ11〜Ｑｎ
14の各々のしきい値電圧の下限を０．３Ｖ〜０．６Ｖに
制限してもデータ線対２０を駆動する大きな能力が得ら
れるので、オフリーク電流の増加なしに１．５Ｖより小
さい電圧振幅で高速データ伝送を実現できる。

【００５０】さて、本実施形態の増幅回路３０では差動
入力端子３１，３２の信号ＯＵＴ／ＸＯＵＴをＱｐ31〜
Ｑｐ34のゲートで受けているので、該信号が緩慢に遷移
しても支障は生じない。ただし、ＯＵＴ／ＸＯＵＴの振
幅がＶＩＮＴＬの大きさに制限されているので、ＶＩＮ
ＴからＱｐ31〜Ｑｐ34を通じて接地線へ抜ける貫通電流
が常に流れようとする。ところが、前記のとおりラッチ
回路４０によるＡＯＴ／ＸＡＯＴのラッチに同期して増
幅回路３０の動作を停止させるようにＣＯＮＴ２を該増
幅回路３０に与えているので、Ｑｐ35及びＱｐ36により
貫通電流が抑制される。また、増幅回路３０の後段にラ
ッチ回路４０を設けているため前者の出力負荷が小さく
なり、該増幅回路３０を構成する各ＭＯＳトランジスタ
のサイズを小さくしぼれるので、Ｑｐ35及びＱｐ36がオ
ンしている間でも貫通電流を小さく抑えることができ
る。

【００５１】なお、ＶＣＣから生成されたＶＩＮＴの印
加箇所に、ＶＣＣをそのまま印加するようにしてもよ
い。ＩＮ／ＸＩＮ、ＡＯＴ／ＸＡＯＴ及びＢＯＴ／ＸＢ
ＯＴのハイレベルは１Ｖ〜３．３Ｖの範囲が適当であ
り、ＯＵＴ／ＸＯＵＴのハイレベルは０．１Ｖ〜１．５
Ｖの範囲が適当である。

【００５２】また、ドライバー回路６ａにおいて、電源
側に位置するＱｎ11及びＱｎ13のしきい値電圧を、接地
側に位置するＱｎ12及びＱｎ14のしきい値電圧より低く
設定することも可能である。具体的には、Ｑｎ11及びＱ
ｎ13のしきい値電圧を０Ｖ〜０．３Ｖに、Ｑｎ12及びＱ
ｎ14のしきい値電圧を０．３Ｖ〜０．６Ｖに各々設定す
る。このようにＱｎ11及びＱｎ13のしきい値電圧を従来
下限とされている値（０．３Ｖ〜０．６Ｖ）より低く設
定しても、待機時に差動入力端子１１，１２の電位がい
ずれも０Ｖになるように制御すれば、Ｑｎ11及びＱｎ13
のオフリーク電流はＱｎ12及びＱｎ14により阻止され
る。したがって、Ｑｎ11及びＱｎ13のしきい値電圧をＱ
ｎ12及びＱｎ14のしきい値電圧より低く設定することに
より、オフリーク電流の増加なしにＱｎ11及びＱｎ13の
駆動能力をさらに高めることができる。Ｑｎ11及びＱｎ
13のゲート・ソース間電圧はＱｎ12及びＱｎ14に比べて
必然的に小さくなるので、Ｑｎ11及びＱｎ13のしきい値
電圧を下げることはドライバー回路６ａの駆動能力を上
げるのに有効である。

【００５３】図８は第１の実施形態のＤＲＡＭにおける
接地線のノイズ対策を示す配線図である。このノイズ対
策は、ドライバー回路６ａにおいて０ＶからＶＩＮＴＬ
までスイングする小振幅の差動信号を取り扱うことに鑑
みたものである。

【００５４】図８において、５１は標準振幅ＶＩＮＴで
動作する第１の回路ブロックを示しており、レシーバー
回路９ｂの増幅回路３０及びラッチ回路４０に加えて当
該ＤＲＡＭ中のタイミングジェネレータ、デコーダ回路
等を含んでいる。５２は小振幅ＶＩＮＴＬで動作する第
２の回路ブロックを示しており、ドライバー回路６ａが
これに該当する。第１の回路ブロック５１は、接地線５
３を介して接地パッド５５に接続されている。一方、第
２の回路ブロック５２は、第１の回路ブロック５１の接
地線５３とは独立に設けられた接地線５４を介して接地
パッド５５に接続されている。ここで、第１の回路ブロ
ック５１中の回路の動作により非常に大きな電流が接地
線５３に流れたとすると、接地線５３の抵抗成分ＲＬ１
によって電圧降下が生じ、第１の回路ブロック５１の接
地レベルが大きく変動してしまう。ところが、接地線５
４が第１の回路ブロック５１の接地線５３とは独立に設
けられているため、第２の回路ブロック５２中のドライ
バー回路６ａは、第１の回路ブロック５１の接地レベル
の変動の影響をあまり受けることなく正常な動作を続け
ることができる。なお、ＲＬ２は接地線５４の抵抗成分
を示す。

【００５５】このように、図８のような接地配線を採用
することにより、第１の回路ブロック５１の動作電流に
起因した電源ノイズの第２の回路ブロック５２への侵入
を、ある程度抑制することができる。

【００５６】図９は接地線のノイズ対策の他の例を示す
配線図である。図９の接地線の配線も、図８の場合と同
様に、ドライバー回路６ａにおいて小振幅の差動信号を
取り扱うことに鑑みてノイズ対策を施したものである。
図９において、第１及び第２の回路ブロック５１，５２
は、図８の場合と同様の回路ブロックである。接地線
は、第１の回路ブロック５１のための第１の接地線（主
電源配線系の接地線）５６と、第２の回路ブロック５２
のためのローカルな第２の接地線（副電源配線系の接地
線）５７とに区分されている。第１の接地線５６は接地
パッド５５に接続され、第２の接地線５７は電源系結合
回路７０を介して第１の接地線５６に接続されている。
８０は、第２の回路ブロック５２にＶＩＮＴＬを供給す
るための電源降圧回路である。

【００５７】電源系結合回路７０は、第１の回路ブロッ
ク５１から第２の回路ブロック５２へのノイズ伝播を抑
制するように第１の接地線５６と第２の接地線５７とを
結合するための回路であって、互いに並列接続された第
１及び第２のＮＭＯＳトランジスタＱｎ71，Ｑｎ72を備
えている。Ｑｎ71のゲートは、制御端子７１を通じて制
御クロックの供給を受ける。一方、Ｑｎ72がＭＯＳダイ
オードとして働くように、Ｑｎ72のゲートは第２の接地
線５７に接続されている。

【００５８】電源系結合回路７０を構成する２つのＮＭ
ＯＳトランジスタのうちのＱｎ71は、ＤＲＡＭの待機時
に制御端子７１を通じて供給される制御クロックに応じ
てオンすることにより、第１の接地線５６と第２の接地
線５７とを低インピーダンスで接続する。また、ＤＲＡ
Ｍの動作時、すなわちＱｎ71がオフしている間は、Ｑｎ
72は、第１の回路ブロック５１の動作に伴う第１の接地
線５６における接地電圧レベルの浮きを第２の接地線５
７に伝えないようにするためのＭＯＳダイオードとして
機能する。

【００５９】前記のとおり、ドライバー回路６ａは、０
Ｖ（接地レベル）からＶＩＮＴＬまでスイングする小振
幅の差動信号を取り扱うものである。ＶＩＮＴＬは、
０．６Ｖ程度の小さい電圧である。したがって、第２の
接地線５７の電位がわずかでも浮き上がると、第２の回
路ブロック５２中のドライバー回路６ａに誤動作が生じ
る可能性がある。ところが、本実施形態によれば、第１
の回路ブロック５１の動作電流に起因した電源ノイズの
第２の回路ブロック５２への侵入を効果的に抑制するこ
とができるので、第２の回路ブロック５２中のドライバ
ー回路６ａの誤動作を防止できる。

【００６０】なお、ＭＯＳダイオードとして働くＱｎ72
のしきい値電圧は、小さければ小さいほど良く、０Ｖ以
下であるのが望ましい。

【００６１】図１０は図９に示す電源降圧回路８０の内
部構成を示す回路図である。この電源降圧回路８０は、
他の電源降圧回路（不図示）によりＶＣＣから生成され
たＶＩＮＴから、ＶＩＮＴＬを生成するための回路であ
って、制御クロックを入力するための制御端子８１と、
ＶＩＮＴＬを出力するための出力端子８２と、抵抗器８
３と、第１〜第３のＰＭＯＳトランジスタＱｐ81〜Ｑｐ
83と、第１〜第４のＮＭＯＳトランジスタＱｎ81〜Ｑｎ
84とを備えている。

【００６２】互いに直列接続された抵抗器８３とＱｎ81
とは、ＶＩＮＴＬの基準となる電位ＶＲＥＦを発生する
ための基準電位発生回路８４を構成している。この基準
電位発生回路８４は、Ｑｎ81のしきい値電圧を利用した
ものである。そして、少なくとも該基準電位発生回路８
４の接地電位は、図９に示すように第２の接地線５７か
ら取られる。

【００６３】Ｑｐ81，Ｑｐ82とＱｎ82〜Ｑｎ84とは、Ｖ
ＩＮＴＬとＶＲＥＦとを比較するための比較回路８５を
構成している。Ｑｐ81及びＱｐ82は、並列カレントミラ
ー型の電流源を構成するように、各々ＶＩＮＴに接続さ
れている。Ｑｎ82及びＱｎ83は、Ｑｐ81及びＱｐ82で構
成された電流源の接地側に接続され、差動増幅器を構成
するように、Ｑｎ82のゲートにはＶＲＥＦが印加され、
Ｑｎ83のゲートにはＶＩＮＴＬがフィードバックされて
いる。そして、Ｑｎ82及びＱｎ83の各々のソースは、ゲ
ートが制御端子８１に接続された共通のスイッチ素子と
してのＱｎ84を介して、接地線に接続されている。しか
も、Ｑｎ82及びＱｎ83は、その駆動能力を高めるよう
に、前記ドライバー回路中のＱｎ11及びＱｎ13と同様
に、しきい値電圧が低く（０Ｖ〜０．３Ｖ）設定されて
いる。

【００６４】Ｑｐ83は、出力端子８２にＶＩＮＴＬを出
力するための出力回路８６を構成しており、そのゲート
にはＱｐ81とＱｎ82との接続点の電位が印加されるよう
になっている。

【００６５】図９及び図１０の構成によれば、万一第２
の接地線５７の電位が変動しても、この変動に応じて基
準電位発生回路８４の出力ＶＲＥＦが変動するので、電
源降圧回路８０の出力端子８２と第２の接地線５７との
間の電圧は一定値ＶＩＮＴＬに保たれる。したがって、
第２の回路ブロック５２中のドライバー回路の誤動作を
確実に防止できる効果がある。しかも、比較回路８５中
のＱｎ82及びＱｎ83の駆動能力を高めるようにそのしき
い値電圧が低く設定されているから、ＶＲＥＦ及びＶＩ
ＮＴＬのレベルが低くても、比較回路８５の正常動作及
び電源降圧回路８０の良好な性能が保証される。

【００６６】なお、図１０の構成ではＶＩＮＴからＶＩ
ＮＴＬを生成したが、ＶＩＮＴＬをＶＣＣから直接生成
するようにしてもよい。

【００６７】（第１の参考例）以下、第１の参考例につ
いて図面を参照しながら説明する。

【００６８】図１１は第１の参考例に係るＤＲＡＭ中の
データ伝送回路の一部を示す回路図であり、第１の参考
例のデータ伝送回路は、第１の実施形態に係るＤＲＡＭ
中のデータ伝送回路におけるドライバー回路６ａとデー
タ線対２０との間にさらにイコライズ回路６０を付加し
たものである。

【００６９】図１１において、ドライバー回路６ａの内
部構成は第１の実施形態（図６参照）と同様であるが、
第１の実施形態の場合のＣＯＮＴ１とは違って、本参考
例において制御端子１３に印加される第１の制御信号Ｃ
ＯＮＴ１ａは各データ伝送サイクルの前半でのみハイレ
ベルに保持される。

【００７０】イコライズ回路６０は、データ線対２０の
電位をイコライズするための回路であって、ドライバー
回路６ａの差動出力端子１４，１５に接続された一対の
差動入力端子６１，６２と、イコライズ制御信号ＥＱを
入力するための制御端子６３と、データ線対２０に接続
された一対の差動出力端子６４，６５と、１つのＮＭＯ
ＳトランジスタＱｎ61とを備えている。Ｑｎ61は、デー
タ線対２０の電位をイコライズするように差動出力端子
６４，６５の間に介在し、そのゲートにＥＱが印加され
るようになっている。

【００７１】データ線対２０の後段には第１の実施形態
の場合と同様の増幅回路とラッチ回路とが接続されて本
参考例のデータ伝送回路の全体が構成されるが、両回路
の図示は省略する。

【００７２】図１２（ａ）〜（ｈ）は本参考例のデータ
伝送回路の動作タイミング図である。各データ伝送サイ
クルの前半において、ＣＯＮＴ１ａ及びＣＯＮＴ３がハ
イレベルに立ち上げられる。これにより、振幅ＶＩＮＴ
を有するＩＮ／ＸＩＮは、ドライバー回路６ａで小振幅
ＶＩＮＴＬを有するＯＵＴ／ＸＯＵＴに変換された後、
増幅回路３０で振幅ＶＩＮＴを有するＡＯＴ／ＸＡＯＴ
に増幅され、このＡＯＴ／ＸＡＯＴがラッチ回路４０で
ラッチされる結果、ＢＯＴ／ＸＢＯＴが確定する。この
ようにしてＢＯＴ／ＸＢＯＴが確定した後、すなわちデ
ータ伝送サイクルの後半では、ＣＯＮＴ２及びＥＱがハ
イレベルに立ち上げられる。この結果、増幅回路３０の
動作がラッチ回路４０によるＡＯＴ／ＸＡＯＴのラッチ
に同期して停止させられると同時に、データ線対２０の
電位ＯＵＴ／ＸＯＵＴがイコライズ回路６０のＱｎ61に
よりイコライズされる。

【００７３】本参考例によれば、データ線対２０のイコ
ライズによりその電位差が所定値に達するまでの時間が
短縮される結果、データ伝送がさらに高速化される。し
かも、イコライズ動作をデータ伝送サイクルの後半に行
なうことで、アクセス速度に対して悪影響が出ないよう
にしている。

【００７４】なお、本実施形態ではドライバー回路６ａ
の差動出力端子１４，１５とデータ線対２０との間にイ
コライズ用のＮＭＯＳトランジスタＱｎ61を介在させて
いるが、該トランジスタは、データ線対２０の電位をイ
コライズできる限りどこに設けても構わない。

【００７５】ここで、従来のＤＲＡＭ中のデータ伝送回
路と前記第１の実施形態及び第１の参考例に係るデータ
伝送回路との性能比較について説明する。

【００７６】図１３（ａ）は従来のデータ伝送回路中の
ＣＭＯＳ構成のドライバー回路のシミュレーション回路
（ＤＴ）を示している。図１３（ａ）中の２つの制御信
号ＣＯＮＴ／ＸＣＯＮＴは、互いに相補な信号である。
図１３（ｂ）は前記第１の実施形態のデータ伝送回路中
のＮＭＯＳ構成のドライバー回路に対応したシミュレー
ション回路（ＳＨＴ１）を、図１３（ｃ）は前記第１の
参考例のデータ伝送回路中のイコライズ回路が付加され
たドライバー回路に対応したシミュレーション回路（Ｓ
ＨＴ２）を各々示している。

【００７７】図１４（ａ）〜（ｄ）はＤＴ，ＳＨＴ１及
びＳＨＴ２のシミュレーション条件を示すタイミング図
である。本シミュレーションでは、１６ビットのデータ
を２０ｎｓのサイクルタイムｔC で伝送した。ＶＩＮＴ
Ｌ＝０．６Ｖ、ＲＬ＝１．８ｋΩ、ＣＬ＝４．５ｐＦで
ある。

【００７８】図１５はＤＴ，ＳＨＴ１及びＳＨＴ２の各
々の消費電流に係るシミュレーション結果を示す図であ
る。ＤＴに比べてＳＨＴ１では、ＶＩＮＴ＝２．５Ｖの
ところで１５ｍＡの消費電流の低減がなされている。ま
たＳＨＴ１に比べてＳＨＴ２では、消費電流がさらに低
減されている。

【００７９】図１６はＤＴ，ＳＨＴ１及びＳＨＴ２の各
々の遅延時間に係るシミュレーション結果を示す図であ
る。ＤＴではＣＯＮＴ／ＸＣＯＮＴが、ＳＨＴ１ではＣ
ＯＮＴ１が、ＳＨＴ２ではＣＯＮＴ１ａが各々ＶＩＮＴ
の２分の１の電位まで変化した時点から０．１Ｖの電位
差がＯＵＴ／ＸＯＵＴとして現れるまでの時間（遅延時
間ｔD ）を比較したものである。ＤＴに比べてＳＨＴ１
の方が、またＳＨＴ１に比べてＳＨＴ２の方が高速デー
タ伝送を達成できることが示されている。

【００８０】（第２の参考例）以下、第２の参考例につ
いて図面を参照しながら説明する。

【００８１】図１７は第２の参考例に係るＤＲＡＭ中の
データ伝送回路に用いられる増幅回路３０ａの回路図で
あり、第２の参考例のデータ伝送回路は、第１の実施形
態に係るＤＲＡＭ中のデータ伝送回路における増幅回路
３０を増幅回路３０ａに置き換えたものである。図１７
の増幅回路３０ａの前段には第１の実施形態の場合と同
様のドライバー回路とデータ線対とが接続され、且つ該
増幅回路３０ａの後段には第１の実施形態の場合と同様
のラッチ回路が接続されてデータ伝送回路の全体が構成
される。第１の参考例の場合と同様に、ドライバー回路
とデータ線対との間にイコライズ回路を介在させてもよ
い。

【００８２】図１７の増幅回路３０ａの構成は、第１の
実施形態（図６参照）の増幅回路３０と同じ構成を有す
る増幅部３６に、電源制御部３７を付加したものであ
る。

【００８３】電源制御部３７は、差動出力端子３４，３
５からの出力に基づいて増幅部３６への電源供給を制御
するための回路部分であって、互いに直列接続された第
１及び第２のＰＭＯＳトランジスタＱｐ37，Ｑｐ38を備
えている。Ｑｐ37及びＱｐ38は、増幅部３６の後半部分
への電源供給を制御するためのＱｐ36とＶＩＮＴとの間
に介在しており、Ｑｐ37のゲートは一対の差動出力端子
３４，３５のうちの一方の端子３５に、Ｑｐ38のゲート
は他方の端子３４に各々接続されている。

【００８４】電源制御部３７を構成するＱｐ37及びＱｐ
38のオン／オフは、増幅部３６によって増幅された一対
の差動出力端子３４，３５における振幅ＶＩＮＴの差動
信号に基づいて制御される。増幅回路３０ａの出力及び
後段のラッチ回路の出力が確定した後に増幅回路３０ａ
の動作を停止させるように制御端子３３にハイレベルの
ＣＯＮＴ２が入力される際には、差動出力端子３４，３
５のうちのいずれか一方がＶＩＮＴとほぼ同じ電位にな
るため、Ｑｐ37及びＱｐ38のうちのいずれかが必ずオフ
することとなる。したがって、Ｑｐ36を流れる貫通電流
を完全に遮断することができ、増幅部３６の動作が確実
に停止する。なお、増幅部３６の動作中は、差動出力端
子３４，３５の電位のイコライズによりＱｐ37及びＱｐ
38の双方がオンする。

【００８５】本参考例の増幅回路３０ａは、Ｑｐ36のオ
フが遅れるような場合でも、差動出力端子３４，３５に
おける出力がある程度確定すれば自動的に動作を停止す
るので、消費電流の低減に有効である。

【００８６】なお、本参考例において増幅部３６の前半
部分への電源供給を制御するためのＱｐ35とＶＩＮＴと
の間にＱｐ37及びＱｐ38と同様のフィードバック用のＰ
ＭＯＳトランジスタを介在させていないのは、増幅部３
６が差動入力端子３１，３２における電位変化に追従で
きなくなるおそれがあるからである。これは、差動入力
端子３１，３２に一時的に誤信号（誤データ）が入力さ
れる場合があることを考慮したものである。また、増幅
部３６の前半部分の負荷は小さいため、Ｑｐ35を流れる
貫通電流はごくわずかである。ただし、入力データが変
動しないということが保証される場合には、Ｑｐ35とＶ
ＩＮＴとの間にもフィードバック用のＰＭＯＳトランジ
スタを介在させる方が望ましい。

【００８７】以上、データ伝送回路を備えたＬＳＩの一
例としてＤＲＡＭについて説明した。ただし、本発明は
データ伝送回路を備えた任意のＬＳＩに適用可能であ
る。また、複数のチップ間のデータ伝送にも適用可能で
ある。

【００８８】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によると、データ処理速度の高速化が可能で
簡素なデータ処理システムを構築することができ、且
つ、効率的な待機時電源電流の検査を実行することがで
きる。

【００８９】また、本発明に係る半導体集積回路による
と、主電源配線系と副電源配線系との間に介在した電源
系結合回路が第１の回路ブロックから第２の回路ブロッ
クへのノイズ伝播を抑制するため、第２の回路ブロック
が小電圧振幅の差動信号を取り扱うドライバー回路を有
する場合でも、その誤動作を防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤＲＡＭを示す
レイアウト図である。

【図２】ＤＲＡＭの各構成要素の配置の他の例を示すレ
イアウト図である。

【図３】（ａ）は第１の実施形態のＤＲＡＭにおける、
メモリアレイ及びデータ処理部に所定の電圧を供給する
ための回路の一例を示すブロック図であり、（ｂ）は
（ａ）の回路中の電圧変換回路の構成を示すブロック図
である。

【図４】図３（ｂ）の電圧変換回路中の基準電圧発生回
路の構成を示す回路図である。

【図５】（ａ）は第１の実施形態のＤＲＡＭにおける、
メモリアレイ及びデータ処理部に所定の電圧を供給する
ための回路の他の例を示すブロック図であり、（ｂ）は
（ａ）の回路中の電圧変換回路の構成を示すブロック図
である。

【図６】第１の実施形態のＤＲＡＭ中のデータ伝送回路
を構成を示す回路図である。

【図７】（ａ）〜（ｇ）は第１の実施形態に係るデータ
伝送回路の動作を示すタイミング図である。

【図８】第１の実施形態のＤＲＡＭ中の接地線の一例を
示す配線図である。

【図９】第１の実施形態のＤＲＡＭ中の接地線の他の例
を示す配線図である。

【図１０】図９中の電源降圧回路の構成を示す回路図で
ある。

【図１１】第１の参考例に係るＤＲＡＭ中のデータ伝送
回路の一部を示す回路図である。

【図１２】（ａ）〜（ｈ）は第１の参考例に係るデータ
伝送回路の動作を示すタイミング図である。

【図１３】（ａ）は従来のＤＲＡＭ中のデータ伝送回路
における、シミュレーションの対象となる回路を示す回
路図であり、（ｂ）は第１の実施形態に係るＤＲＡＭ中
のデータ伝送回路における、シミュレーションの対象と
なる回路を示す回路図であり、（ｃ）は第１の参考例に
係るＤＲＡＭ中のデータ伝送回路における、シミュレー
ションの対象となる回路を示す回路図である。

【図１４】（ａ）〜（ｄ）は図１３（ａ）〜（ｃ）の各
回路のシミュレーション条件を示すタイミング図であ
る。

【図１５】図１３（ａ）〜（ｃ）の各回路の消費電流に
係るシミュレーション結果を示す図である。

【図１６】図１３（ａ）〜（ｃ）の各回路の遅延時間に
係るシミュレーション結果を示す図である。

【図１７】第２の参考例に係るＤＲＡＭ中のデータ伝送
回路に用いられる増幅回路の構成を示す回路図である。

【図１８】従来のデータ伝送回路のレシーバー回路の構
成を示す回路図である。

【符号の説明】

１ 半導体チップ ２ メモリ部 ３ データ処理部 ４ 入力パッド ６ａ メモリ部のドライバー回路（第１の回路） ６ｂ メモリ部のレシーバー回路 ７，７ａ 電圧変換回路 ９ａ データ処理部のドライバー回路 ９ｂ データ処理部のレシーバー回路 １０ データバス １１，１２ ドライバー回路の差動入力端子 １４，１５ ドライバー回路の差動出力端子 ２０ データ線対（信号線対） ３０，３０ａ 増幅回路（第２の回路） ３１，３２ 増幅回路の差動入力端子 ３４，３５ 増幅回路の差動出力端子 ３６ 増幅部 ３７ 電源制御部 ４０ ラッチ回路（第３の回路） ５１ 標準振幅で動作する回路ブロック（第１の回路ブ
ロック） ５２ 小振幅で動作する回路ブロック（第２の回路ブロ
ック） ５６ 第１の接地線（主電源配線系の接地線） ５７ 第２の接地線（副電源配線系の接地線） ６０ イコライズ回路（第４の回路） ７０ 電源系結合回路 ８０ 電源降圧回路 ８４ 基準電位発生回路 ８５ 比較回路 ８６ 出力回路 １２２ メモリアレイ １２５ 電源電圧パッド（電源電圧端子） １２５ａ 第１の電源電圧パッド（第１の電源電圧端
子） １２５ｂ 第２の電源電圧パッド（第２の電源電圧端
子） １２６ 接地電圧パッド（接地電圧端子） １２６ａ 第１の接地電圧パッド（第１の接地電圧端
子） １２６ｂ 第２の接地電圧パッド（第２の接地電圧端
子） １２７ 基準電圧発生回路（メモリアレイ供給電圧発生
回路） １２９ スイッチ素子（貫通電流遮断手段） ＣＯＮＴ１，ＣＯＮＴ１ａ 第１の制御信号 ＣＯＮＴ２ 第２の制御信号 ＣＯＮＴ３ 第３の制御信号 ＥＱ イコライズ制御信号 Ｑｎ11 ドライバー回路の第１のＮＭＯＳトランジスタ Ｑｎ12 ドライバー回路の第２のＮＭＯＳトランジスタ Ｑｎ13 ドライバー回路の第３のＮＭＯＳトランジスタ Ｑｎ14 ドライバー回路の第４のＮＭＯＳトランジスタ Ｑｎ71 電源系結合回路の第１のＮＭＯＳトランジスタ Ｑｎ72 電源系結合回路の第２のＮＭＯＳトランジスタ Ｑｐ37 電源制御部の第１のＰＭＯＳトランジスタ Ｑｐ38 電源制御部の第２のＰＭＯＳトランジスタ ＶＩＮＴ 第１の降圧電圧 ＶＩＮＴＬ 第２の降圧電圧 ＶＲＥＦ 基準電位

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４７１ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同一の半導体チップに設けられたメモリ
   アレイおよびデータ処理部と、 前記半導体チップに設けられ、前記メモリアレイ及びデ
   ータ処理部に電源電圧を供給するための電源電圧端子
   と、 前記半導体チップに設けられ、前記メモリアレイ及びデ
   ータ処理部に接地電圧を供給するための接地電圧端子
   と、 前記半導体チップに設けられ、前記電源電圧端子からの
   電源電圧及び前記接地電圧端子からの接地電圧を受け取
   り、前記メモリアレイに供給されるメモリアレイ供給電
   圧を発生するメモリアレイ供給電圧発生回路と、 前記半導体チップに設けられ、前記電源電圧端子からメ
   モリアレイ供給電圧発生回路を通じて接地電圧端子へ流
   れる貫通電流を、前記データ処理部の電源電流の検査の
   際に、遮断する貫通電流遮断手段とを備えた半導体記憶
   装置。
2. 【請求項２】 同一の半導体チップに設けられたメモリ
   アレイおよびデータ処理部と、 前記半導体チップに設けられ、前記メモリアレイに電源
   電圧を供給するための第１の電源電圧端子と、 前記半導体チップに、前記第１の電源電圧端子と別個に
   設けられ、前記データ処理部に電源電圧を供給するため
   の第２の電源電圧端子と、 前記半導体チップに設けられ、前記第１の電源電圧端子
   から電源電圧を受け取り、前記メモリアレイに供給され
   るメモリアレイ供給電圧を発生するメモリアレイ供給電
   圧発生回路とを備え、 前記第１の電源電圧端子からメモリアレイ供給電圧発生
   回路内に流れる貫通電流は、前記第２の電源電圧端子か
   らデータ処理部内に流れる電流に、影響を与えないこと
   を特徴とする半導体記憶装置。
3. 【請求項３】 各々電源線と接地線とを備えた主電源配
   線系及び副電源配線系と、 前記主電源配線系に直接接続された第１の回路ブロック
   と、 前記副電源配線系に直接接続された第２の回路ブロック
   と、 前記第１の回路ブロックから第２の回路ブロックへのノ
   イズ伝播を抑制するように、前記主電源配線系と副電源
   配線系との間に介在した電源系結合回路とを備えた半導
   体集積回路。
4. 【請求項４】 請求項３記載の半導体集積回路におい
   て、 前記第２の回路ブロックは、データ線対を差動で駆動す
   るように、第１の振幅を有する第１の差動信号を該第１
   の振幅より小さい第２の振幅を有する第２の差動信号に
   変換するデータ線駆動回路を備え、 前記第１及び第２の差動信号は各々ハイレベルとロウレ
   ベルとを有する論理信号であって、各論理信号のロウレ
   ベルは前記副電源配線系の接地線の電圧レベルと等しい
   ことを特徴とする半導体集積回路。
5. 【請求項５】 請求項３記載の半導体集積回路におい
   て、 前記電源系結合回路は、互いに並列接続され且つ前記主
   電源配線系の接地線と前記副電源配線系の接地線との間
   に介在した第１及び第２のＮＭＯＳトランジスタを備
   え、 前記第１のＮＭＯＳトランジスタのゲートは制御クロッ
   クの供給を受け、 前記第２のＮＭＯＳトランジスタのゲートは前記副電源
   配線系の接地線に接続されたことを特徴とする半導体集
   積回路。
6. 【請求項６】 請求項５記載の半導体集積回路におい
   て、 前記第２のＮＭＯＳトランジスタのしきい値電圧は、０
   Ｖ以下であることを特徴とする半導体集積回路。
7. 【請求項７】 請求項３記載の半導体集積回路におい
   て、 降圧電圧を前記第２の回路ブロックへ供給するように、
   外部から与えられた電源電圧に基づいて前記降圧電圧を
   生成する電源降圧回路をさらに備え、 前記電源降圧回路は、前記降圧電圧の基準となる電位を
   発生する基準電位発生回路を有し、 前記基準電位発生回路の接地線は、前記副電源配線系の
   接地線に直接接続されたことを特徴とする半導体集積回
   路。
8. 【請求項８】 請求項７記載の半導体集積回路におい
   て、 前記電源降圧回路は、前記基準電位発生回路により発生
   された基準電位と前記降圧電圧とを比較する比較回路を
   さらに有し、 前記比較回路は、 並列カレントミラー型の電流源を構成するように各々電
   源線に接続された一対のＰＭＯＳトランジスタと、 前記基準電位と降圧電圧とを入力とした差動増幅器を構
   成するように、各々前記一対のＰＭＯＳトランジスタの
   接地側に接続された一対のＮＭＯＳトランジスタと、 前記一対のＮＭＯＳトランジスタの各々のソースと接地
   線との間に介在したスイッチ素子とを備え、 前記一対のＮＭＯＳトランジスタは、駆動能力を高める
   ように各々のしきい値電圧が低く設定されていることを
   特徴とする半導体集積回路。