JP3318430B2 - 電源負荷回路及び半導体記憶装置 - Google Patents
電源負荷回路及び半導体記憶装置Info
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- JP3318430B2 JP3318430B2 JP04434494A JP4434494A JP3318430B2 JP 3318430 B2 JP3318430 B2 JP 3318430B2 JP 04434494 A JP04434494 A JP 04434494A JP 4434494 A JP4434494 A JP 4434494A JP 3318430 B2 JP3318430 B2 JP 3318430B2
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- circuit
- voltage
- potential
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電源負荷回路及び半導体
記憶装置に関するものである。近年、半導体記憶装置に
おいては、高集積化及び高速化が進められている。その
ため、記憶されたデータの読み出し動作においてもその
動作の高速化が要求されている。データを伝達する相補
信号線対であるデータバス線対の電位差を小さくしてそ
の反転時間を短縮する電源負荷回路（ロードジェネレー
タ）を設けたものがある。ところで、半導体記憶装置の
出力端子においてその電位差を他の半導体装置に合わせ
て大きくすることが要求される場合がある。しかしなが
ら、電位差を大きくすることは時間を要すことを意味
し、読み出し動作を高速化できないでいる。そこで、デ
ータバス線対の電位差を小さく抑えつつ出力端子の電位
差を大きくする電源負荷回路が要求されている。
記憶装置に関するものである。近年、半導体記憶装置に
おいては、高集積化及び高速化が進められている。その
ため、記憶されたデータの読み出し動作においてもその
動作の高速化が要求されている。データを伝達する相補
信号線対であるデータバス線対の電位差を小さくしてそ
の反転時間を短縮する電源負荷回路（ロードジェネレー
タ）を設けたものがある。ところで、半導体記憶装置の
出力端子においてその電位差を他の半導体装置に合わせ
て大きくすることが要求される場合がある。しかしなが
ら、電位差を大きくすることは時間を要すことを意味
し、読み出し動作を高速化できないでいる。そこで、デ
ータバス線対の電位差を小さく抑えつつ出力端子の電位
差を大きくする電源負荷回路が要求されている。
【０００２】
【従来の技術】図８は、ランダムアクセスメモリ（ＲＡ
Ｍ）の一部ブロック回路図である。ＲＡＭにはメモリセ
ルアレイ５０を備えている。メモリセルアレイ５０は二
次元に配列されたメモリセルから構成され、各メモリセ
ルには１ビットのデータが記憶される。そして、１つの
メモリセルが選択されて読み出し動作及び書き込み動作
の対象となる。
Ｍ）の一部ブロック回路図である。ＲＡＭにはメモリセ
ルアレイ５０を備えている。メモリセルアレイ５０は二
次元に配列されたメモリセルから構成され、各メモリセ
ルには１ビットのデータが記憶される。そして、１つの
メモリセルが選択されて読み出し動作及び書き込み動作
の対象となる。
【０００３】メモリセルアレイ５０にはセンスアンプ５
１が接続され、選択されたメモリセルから読み出された
データが図示しないビット線を介してセンスアンプに送
られるようになっている。
１が接続され、選択されたメモリセルから読み出された
データが図示しないビット線を介してセンスアンプに送
られるようになっている。
【０００４】センスアンプ５１には一対のデータバス線
ＤＢ，バーＤＢが接続され、そのデータバス線対ＤＢ，
バーＤＢを介してセンスバッファ５２に接続されてい
る。メモリセルから読み出されたデータはデータバス線
対ＤＢ，バーＤＢを介してセンスバッファ５２に送られ
る。
ＤＢ，バーＤＢが接続され、そのデータバス線対ＤＢ，
バーＤＢを介してセンスバッファ５２に接続されてい
る。メモリセルから読み出されたデータはデータバス線
対ＤＢ，バーＤＢを介してセンスバッファ５２に送られ
る。
【０００５】データバス線対ＤＢ，バーＤＢの電位は読
み出されたデータに基づいたレベル電位となる。例え
ば、メモリセルに記憶され読み出されたデータが「０」
の場合、データバス線ＤＢの電位はＬレベルとなり、デ
ータバス線バーＤＢの電位はＨレベルとなる。また、読
み出されたデータが「１」の場合、データバス線の電位
はＨレベルとなり、データバス線バーＤＢの電位はＬレ
ベルとなる。このデータバス線対ＤＢ，バーＤＢのレベ
ルに基づいてセンスバッファ５２及び出力バッファ５３
にて出力データＤout が生成される。そして、この生成
された出力データＤout は図示しない出力端子より外部
に出力されるようになっている。
み出されたデータに基づいたレベル電位となる。例え
ば、メモリセルに記憶され読み出されたデータが「０」
の場合、データバス線ＤＢの電位はＬレベルとなり、デ
ータバス線バーＤＢの電位はＨレベルとなる。また、読
み出されたデータが「１」の場合、データバス線の電位
はＨレベルとなり、データバス線バーＤＢの電位はＬレ
ベルとなる。このデータバス線対ＤＢ，バーＤＢのレベ
ルに基づいてセンスバッファ５２及び出力バッファ５３
にて出力データＤout が生成される。そして、この生成
された出力データＤout は図示しない出力端子より外部
に出力されるようになっている。
【０００６】また、データバス線対ＤＢ，バーＤＢには
ロードジェネレータ５４が設けられている。ロードジェ
ネレータ５４はデータバス線対ＤＢ，バーＤＢのレベル
の変化、即ちＨレベルとＬレベルの電位差を小さくし、
データバス線対ＤＢ，バーＤＢがＨレベルからＬレベ
ル、又はＬレベルからＨレベルに反転する時間の短縮を
図っている。
ロードジェネレータ５４が設けられている。ロードジェ
ネレータ５４はデータバス線対ＤＢ，バーＤＢのレベル
の変化、即ちＨレベルとＬレベルの電位差を小さくし、
データバス線対ＤＢ，バーＤＢがＨレベルからＬレベ
ル、又はＬレベルからＨレベルに反転する時間の短縮を
図っている。
【０００７】即ち、メモリセルから読み出したデータが
「０」とする。このとき、データバス線ＤＢはＬレベル
（ゼロボルト）、データバス線バーＤＢはＨレベル（５
ボルト）となる。次に他のメモリセルから読み出したデ
ータが「１」とすると、データバス線ＤＢはＬレベルか
らＨレベルに、データバス線バーＤＢはＨレベルからＬ
レベルにそのレベルが反転する。この反転によりデータ
バス線対ＤＢ，バーＤＢのレベルが確定するまで出力デ
ータＤout を生成することはできない。
「０」とする。このとき、データバス線ＤＢはＬレベル
（ゼロボルト）、データバス線バーＤＢはＨレベル（５
ボルト）となる。次に他のメモリセルから読み出したデ
ータが「１」とすると、データバス線ＤＢはＬレベルか
らＨレベルに、データバス線バーＤＢはＨレベルからＬ
レベルにそのレベルが反転する。この反転によりデータ
バス線対ＤＢ，バーＤＢのレベルが確定するまで出力デ
ータＤout を生成することはできない。
【０００８】そのため、データバス線対ＤＢ，バーＤＢ
のＨレベルとＬレベルとのレベル差（電位差）を小さく
して、データバス線対ＤＢ，バーＤＢがＨレベルからＬ
レベル、又はＬレベルからＨレベルに反転する時間を短
縮し、高速化を図っている。このロードジェネレータ５
４を図７に示す。
のＨレベルとＬレベルとのレベル差（電位差）を小さく
して、データバス線対ＤＢ，バーＤＢがＨレベルからＬ
レベル、又はＬレベルからＨレベルに反転する時間を短
縮し、高速化を図っている。このロードジェネレータ５
４を図７に示す。
【０００９】図７に示すように、ロードジェネレータ５
４はエンハンスメント型ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）６１〜６６によ
り構成されている。ＰＭＯＳトランジスタ６１〜６３及
び６４〜６６はそれぞれ高電位側電源Ｖccと低電位側電
源Ｖss間に直列に接続されている。ＰＭＯＳトランジス
タ６１，６４はその制御端子（ゲート）が互いに接続さ
れるとともに、低電位側電源Ｖssに接続され常にオンと
なっている。ＰＭＯＳトランジスタ６３，６６はそのゲ
ート端子が互いに接続されるとともに制御信号ＣＳが入
力される。制御信号ＣＳは、例えばＲＡＭのチップセレ
クト信号であって、ＲＡＭを使用可能にしたり使用不可
能にしたりするための制御信号である。即ち、制御信号
ＣＳがＨレベルのとき、ＲＡＭは使用不可能となる。一
方、制御信号ＣＳがＬレベルのとき、ＲＡＭが使用可能
となる。そして、ＰＭＯＳトランジスタ６３，６６は制
御信号ＣＳがＬレベル、即ちＲＡＭが使用可能なときに
オンとなり、ロードジェネレータ５４が動作するように
なっている。
４はエンハンスメント型ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）６１〜６６によ
り構成されている。ＰＭＯＳトランジスタ６１〜６３及
び６４〜６６はそれぞれ高電位側電源Ｖccと低電位側電
源Ｖss間に直列に接続されている。ＰＭＯＳトランジス
タ６１，６４はその制御端子（ゲート）が互いに接続さ
れるとともに、低電位側電源Ｖssに接続され常にオンと
なっている。ＰＭＯＳトランジスタ６３，６６はそのゲ
ート端子が互いに接続されるとともに制御信号ＣＳが入
力される。制御信号ＣＳは、例えばＲＡＭのチップセレ
クト信号であって、ＲＡＭを使用可能にしたり使用不可
能にしたりするための制御信号である。即ち、制御信号
ＣＳがＨレベルのとき、ＲＡＭは使用不可能となる。一
方、制御信号ＣＳがＬレベルのとき、ＲＡＭが使用可能
となる。そして、ＰＭＯＳトランジスタ６３，６６は制
御信号ＣＳがＬレベル、即ちＲＡＭが使用可能なときに
オンとなり、ロードジェネレータ５４が動作するように
なっている。
【００１０】ＰＭＯＳトランジスタ６２，６５はそのゲ
ートが互いに他方のＰＭＯＳトランジスタのドレインに
接続されている。そして、ＰＭＯＳトランジスタ６１，
６２間のノードＮ１にはデータバス線ＤＢが接続され、
ＰＭＯＳトランジスタ６４，６５間のノードＮ２にはデ
ータバス線バーＤＢが接続されている。
ートが互いに他方のＰＭＯＳトランジスタのドレインに
接続されている。そして、ＰＭＯＳトランジスタ６１，
６２間のノードＮ１にはデータバス線ＤＢが接続され、
ＰＭＯＳトランジスタ６４，６５間のノードＮ２にはデ
ータバス線バーＤＢが接続されている。
【００１１】Ｌレベルの制御信号ＣＳがＰＭＯＳトラン
ジスタ６３，６６のゲートに入力されると、各ＰＭＯＳ
トランジスタ６１〜６６はオンとなり、各ＰＭＯＳトラ
ンジスタ６１〜６６のオン抵抗によりノードＮ１，Ｎ２
は所定の電位となる。このノードＮ１，Ｎ２の電位は各
ＰＭＯＳトランジスタ６１〜６３，６４〜６６のチャネ
ル幅Ｗ61〜Ｗ66の比を、例えばＷ61：Ｗ62：Ｗ63＝Ｗ6
4：Ｗ65：Ｗ66＝１：１：２としている。このチャネル
幅Ｗ61〜Ｗ66の比で高電位側電源Ｖccが分圧されノード
Ｎ１，Ｎ２の電位となる。そして、このノードＮ１，Ｎ
２の電位はセンスアンプ５１の最も感度のよい電位とな
っている。また、ロードジェネレータ５４をＰＭＯＳト
ランジスタ６１〜６６のみで構成している。従って、製
造プロセス等によりチップ毎の特性がばらついてもチャ
ネル幅Ｗ61〜Ｗ66の比は変化しないので、高電位側電源
Ｖccを分圧したノードＮ１，Ｎ２の電位は変化しない。
ジスタ６３，６６のゲートに入力されると、各ＰＭＯＳ
トランジスタ６１〜６６はオンとなり、各ＰＭＯＳトラ
ンジスタ６１〜６６のオン抵抗によりノードＮ１，Ｎ２
は所定の電位となる。このノードＮ１，Ｎ２の電位は各
ＰＭＯＳトランジスタ６１〜６３，６４〜６６のチャネ
ル幅Ｗ61〜Ｗ66の比を、例えばＷ61：Ｗ62：Ｗ63＝Ｗ6
4：Ｗ65：Ｗ66＝１：１：２としている。このチャネル
幅Ｗ61〜Ｗ66の比で高電位側電源Ｖccが分圧されノード
Ｎ１，Ｎ２の電位となる。そして、このノードＮ１，Ｎ
２の電位はセンスアンプ５１の最も感度のよい電位とな
っている。また、ロードジェネレータ５４をＰＭＯＳト
ランジスタ６１〜６６のみで構成している。従って、製
造プロセス等によりチップ毎の特性がばらついてもチャ
ネル幅Ｗ61〜Ｗ66の比は変化しないので、高電位側電源
Ｖccを分圧したノードＮ１，Ｎ２の電位は変化しない。
【００１２】そして、メモリセルから読み出したデータ
に基づいてデータバス線対ＤＢ，バーＤＢのレベルが変
化する。例えば読み出したデータが「１」の場合、デー
タバス線ＤＢはＨレベル、データバス線バーＤＢはＬレ
ベルとなる。すると、ＰＭＯＳトランジスタ６２に流れ
る電流Ｉ62は増加し、ＰＭＯＳトランジスタ６５に流れ
る電流Ｉ65は減少する。そして、各ＰＭＯＳトランジス
タ６２，６５のドレインの電位が互いにゲートに入力さ
れる。その結果、ＰＭＯＳトランジスタ６２，６５の電
流Ｉ62，Ｉ65はその差分の電流ΔＩだけ増加又は減少し
て安定する。そして、ノードＮ１の電位は電流ΔＩに相
当する分だけ上昇した電位となり、ノードＮ２の電位は
電流ΔＩに相当する分だけ降下した電位となる。そし
て、このノードＮ１，Ｎ２の電位、即ちデータバス線対
ＤＢ，バーＤＢの電位はＰＭＯＳトランジスタ６２，６
５により保持される。
に基づいてデータバス線対ＤＢ，バーＤＢのレベルが変
化する。例えば読み出したデータが「１」の場合、デー
タバス線ＤＢはＨレベル、データバス線バーＤＢはＬレ
ベルとなる。すると、ＰＭＯＳトランジスタ６２に流れ
る電流Ｉ62は増加し、ＰＭＯＳトランジスタ６５に流れ
る電流Ｉ65は減少する。そして、各ＰＭＯＳトランジス
タ６２，６５のドレインの電位が互いにゲートに入力さ
れる。その結果、ＰＭＯＳトランジスタ６２，６５の電
流Ｉ62，Ｉ65はその差分の電流ΔＩだけ増加又は減少し
て安定する。そして、ノードＮ１の電位は電流ΔＩに相
当する分だけ上昇した電位となり、ノードＮ２の電位は
電流ΔＩに相当する分だけ降下した電位となる。そし
て、このノードＮ１，Ｎ２の電位、即ちデータバス線対
ＤＢ，バーＤＢの電位はＰＭＯＳトランジスタ６２，６
５により保持される。
【００１３】一方、メモリセルから読み出したデータが
「０」の場合、データバス線対ＤＢ，バーＤＢのレベル
は反転し、データバス線ＤＢはその差分の電流ΔＩに相
当する分だけ降下した電位となり、データバス線バーＤ
Ｂはその差分の電流ΔＩに相当する分だけ上昇した電位
となる。
「０」の場合、データバス線対ＤＢ，バーＤＢのレベル
は反転し、データバス線ＤＢはその差分の電流ΔＩに相
当する分だけ降下した電位となり、データバス線バーＤ
Ｂはその差分の電流ΔＩに相当する分だけ上昇した電位
となる。
【００１４】
【発明が解決しようとする課題】ところで、出力データ
Ｄout は他の半導体装置に入力され、ＣＭＯＳレベル
（０−５ボルト）又はＴＴＬレベル（０．８−２．２ボ
ルト）のレベル変化が必要となる。そのため、センスバ
ッファ５２又は出力バッファ５３にてレベル変換又はレ
ベルの増幅している。しかしながら、データバス線対Ｄ
Ｂ，バーＤＢのレベル変化の幅が小さいので、短時間で
レベル変換又はレベルの増幅をすることが困難であっ
た。従って、データバス線対ＤＢ．バーＤＢの振幅が小
さくなればなるほどレベル変換又はレベルの増幅のため
の時間が増大することになり、出力動作の高速化の妨げ
になっていた。
Ｄout は他の半導体装置に入力され、ＣＭＯＳレベル
（０−５ボルト）又はＴＴＬレベル（０．８−２．２ボ
ルト）のレベル変化が必要となる。そのため、センスバ
ッファ５２又は出力バッファ５３にてレベル変換又はレ
ベルの増幅している。しかしながら、データバス線対Ｄ
Ｂ，バーＤＢのレベル変化の幅が小さいので、短時間で
レベル変換又はレベルの増幅をすることが困難であっ
た。従って、データバス線対ＤＢ．バーＤＢの振幅が小
さくなればなるほどレベル変換又はレベルの増幅のため
の時間が増大することになり、出力動作の高速化の妨げ
になっていた。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、相補信号線対に伝達さ
れるデータの振幅を抑えて相補信号の反転時間を短縮す
ることができる電源負荷回路を提供することにある。ま
た、別の目的は、読み出し時間の短縮を図ることのでき
る半導体記憶装置を提供することにある。
れたものであって、その目的は、相補信号線対に伝達さ
れるデータの振幅を抑えて相補信号の反転時間を短縮す
ることができる電源負荷回路を提供することにある。ま
た、別の目的は、読み出し時間の短縮を図ることのでき
る半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図である。電源負荷回路は第１の負荷回路１及び第２の
負荷回路２により構成される。第１の負荷回路１は、第
１の相補論理信号を、直列に接続された第１のトランジ
スタＴ01，Ｔ02と抵抗素子Ｒ1〜Ｒ4 で構成された電流パ
スで受け、それぞれが直列に低電位電源Ｖssと高電位電
源Ｖccの間に接続された第１及び第２分圧回路３，４に
より構成される。各分圧回路３，４の第１のトランジス
タＴ01，Ｔ02のゲート電位は他の分圧回路の前記第１の
トランジスタＴ 01 ，Ｔ 02 と抵抗素子Ｒ 1 〜Ｒ 4 との抵抗比
に基づいて電源電圧を分圧し生成される分圧電圧により
制御される。
図である。電源負荷回路は第１の負荷回路１及び第２の
負荷回路２により構成される。第１の負荷回路１は、第
１の相補論理信号を、直列に接続された第１のトランジ
スタＴ01，Ｔ02と抵抗素子Ｒ1〜Ｒ4 で構成された電流パ
スで受け、それぞれが直列に低電位電源Ｖssと高電位電
源Ｖccの間に接続された第１及び第２分圧回路３，４に
より構成される。各分圧回路３，４の第１のトランジス
タＴ01，Ｔ02のゲート電位は他の分圧回路の前記第１の
トランジスタＴ 01 ，Ｔ 02 と抵抗素子Ｒ 1 〜Ｒ 4 との抵抗比
に基づいて電源電圧を分圧し生成される分圧電圧により
制御される。
【００１７】第２の負荷回路２は、直列に接続された第
２のトランジスタＴ03，Ｔ04と抵抗素子Ｒ5〜Ｒ8とを有
し、それぞれが直列に低電位電源Ｖssと高電位電源Ｖcc
の間に接続された第３及び第４分圧回路５，６とから構
成されている。第４分圧回路６の第２のトランジスタＴ
03のゲート電圧は第１分圧回路３の分圧電圧により制御
され、第３分圧回路５の第２トランジスタＴ04のゲート
電圧は第２分圧回路４の分圧電圧により制御される。
２のトランジスタＴ03，Ｔ04と抵抗素子Ｒ5〜Ｒ8とを有
し、それぞれが直列に低電位電源Ｖssと高電位電源Ｖcc
の間に接続された第３及び第４分圧回路５，６とから構
成されている。第４分圧回路６の第２のトランジスタＴ
03のゲート電圧は第１分圧回路３の分圧電圧により制御
され、第３分圧回路５の第２トランジスタＴ04のゲート
電圧は第２分圧回路４の分圧電圧により制御される。
【００１８】
【作用】従って、本発明によれば、第１の負荷回路１
は、第１の相補論理信号Ｄ01，バーＤ01に応答して第２
の相補論理信号を出力し、第２の負荷回路２は、第１の
負荷回路１から出力された第２の相補論理信号に応答し
て前記第１の相補論理信号Ｄ01，バーＤ01とは異なる電
位の第３の相補論理信号Ｄ02，バーＤ02を出力する。
は、第１の相補論理信号Ｄ01，バーＤ01に応答して第２
の相補論理信号を出力し、第２の負荷回路２は、第１の
負荷回路１から出力された第２の相補論理信号に応答し
て前記第１の相補論理信号Ｄ01，バーＤ01とは異なる電
位の第３の相補論理信号Ｄ02，バーＤ02を出力する。
【００１９】
【００２０】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。尚、説明の便宜上、図８と同様の構成
については同一の符号を付してその説明を一部省略す
る。
従って説明する。尚、説明の便宜上、図８と同様の構成
については同一の符号を付してその説明を一部省略す
る。
【００２１】図２は、一実施例のロードジェネレータの
回路図である。ロードジェネレータ１０は複数（本実施
例では４つ）、即ち、第１〜第４のトランジスタ群１１
〜１４により構成されている。各トランジスタ群１１〜
１４はそれぞれ複数のＰＭＯＳトランジスタ（本実施例
では３つ）２１〜２３，２４〜２６，２７〜２９，３０
〜３２から構成されている。各ＰＭＯＳトランジスタ２
１〜２３，２４〜２６，２７〜２９，３０〜３２は高電
位側電源Ｖccと低電位側電源Ｖss間に直列に接続されて
いる。
回路図である。ロードジェネレータ１０は複数（本実施
例では４つ）、即ち、第１〜第４のトランジスタ群１１
〜１４により構成されている。各トランジスタ群１１〜
１４はそれぞれ複数のＰＭＯＳトランジスタ（本実施例
では３つ）２１〜２３，２４〜２６，２７〜２９，３０
〜３２から構成されている。各ＰＭＯＳトランジスタ２
１〜２３，２４〜２６，２７〜２９，３０〜３２は高電
位側電源Ｖccと低電位側電源Ｖss間に直列に接続されて
いる。
【００２２】各トランジスタ群１１〜１４のＰＭＯＳト
ランジスタ２１，２４，２７，３０はそのゲートを共通
接続するとともに低電位側電源Ｖssに接続している。Ｐ
ＭＯＳトランジスタ２３，２６，２９，３２はそのゲー
トを共通接続するとともに制御信号ＣＳを入力してい
る。そして、各ＰＭＯＳトランジスタ２３，２６，２
９，３２はＨレベルの制御信号（ＲＡＭは使用不可能状
態）を入力するとオフとなる。従って、ＲＡＭが使用不
可能状態のときのロードジェネレータ１０における消費
電流を減らすことが可能となる。
ランジスタ２１，２４，２７，３０はそのゲートを共通
接続するとともに低電位側電源Ｖssに接続している。Ｐ
ＭＯＳトランジスタ２３，２６，２９，３２はそのゲー
トを共通接続するとともに制御信号ＣＳを入力してい
る。そして、各ＰＭＯＳトランジスタ２３，２６，２
９，３２はＨレベルの制御信号（ＲＡＭは使用不可能状
態）を入力するとオフとなる。従って、ＲＡＭが使用不
可能状態のときのロードジェネレータ１０における消費
電流を減らすことが可能となる。
【００２３】ＰＭＯＳトランジスタ２２，２８はそのゲ
ートを互いに接続するとともにＰＭＯＳトランジスタ２
５のドレインに接続している。また、ＰＭＯＳトランジ
スタ２５，３１はそのゲートを互いに接続するとともに
ＰＭＯＳトランジスタ２２のドレインに接続している。
ートを互いに接続するとともにＰＭＯＳトランジスタ２
５のドレインに接続している。また、ＰＭＯＳトランジ
スタ２５，３１はそのゲートを互いに接続するとともに
ＰＭＯＳトランジスタ２２のドレインに接続している。
【００２４】ＰＭＯＳトランジスタ２１，２２間の入力
端子としてのノードＡ１と、ＰＭＯＳトランジスタ２
４，２５間の入力端子としてのノードＢ１には一対の入
力側データバス線（以下、入力データ線という）ＤＢ，
バーＤＢがそれぞれ接続されている。この入力データ線
ＤＢ，バーＤＢは、センスアンプ５１を介してメモリセ
ルからのデータが出力される。ＰＭＯＳトランジスタ２
７，２８間の出力端子としてのノードＡ２と、ＰＭＯＳ
トランジスタ３０，３１間の出力端子としてのノードＢ
２には一対の出力側データバス線（以下、出力データ線
という）ＤＢ１，バーＤＢ１がそれぞれ接続されてい
る。出力データ線ＤＢ１，バーＤＢ１はセンスバッファ
５２に接続されている。
端子としてのノードＡ１と、ＰＭＯＳトランジスタ２
４，２５間の入力端子としてのノードＢ１には一対の入
力側データバス線（以下、入力データ線という）ＤＢ，
バーＤＢがそれぞれ接続されている。この入力データ線
ＤＢ，バーＤＢは、センスアンプ５１を介してメモリセ
ルからのデータが出力される。ＰＭＯＳトランジスタ２
７，２８間の出力端子としてのノードＡ２と、ＰＭＯＳ
トランジスタ３０，３１間の出力端子としてのノードＢ
２には一対の出力側データバス線（以下、出力データ線
という）ＤＢ１，バーＤＢ１がそれぞれ接続されてい
る。出力データ線ＤＢ１，バーＤＢ１はセンスバッファ
５２に接続されている。
【００２５】ＰＭＯＳトランジスタ２８はそのチャネル
幅Ｗ28をＰＭＯＳトランジスタ２２のチャネル幅Ｗ22よ
り大きく、本実施例では２倍に形成、即ち駆動能力を２
倍にしている。ＰＭＯＳトランジスタ２２，２８はその
ゲートを互いに接続しているので、各ＰＭＯＳトランジ
スタ２２，２８に印加されるゲート電圧は同じ値とな
る。従って、ＰＭＯＳトランジスタ２８に流れる電流Ｉ
28はＰＭＯＳトランジスタ２２に流れる電流Ｉ22の２倍
となる。また、ＰＭＯＳトランジスタ２２のチャネル幅
Ｗ22は、従来のＰＭＯＳトランジスタ６２のチャネル幅
Ｗ62と同じ幅に形成されている。従って、ＰＭＯＳトラ
ンジスタ２２に流れる電流Ｉ22は、従来のＰＭＯＳトラ
ンジスタ６２に流れる電流Ｉ62と同じ値となる。
幅Ｗ28をＰＭＯＳトランジスタ２２のチャネル幅Ｗ22よ
り大きく、本実施例では２倍に形成、即ち駆動能力を２
倍にしている。ＰＭＯＳトランジスタ２２，２８はその
ゲートを互いに接続しているので、各ＰＭＯＳトランジ
スタ２２，２８に印加されるゲート電圧は同じ値とな
る。従って、ＰＭＯＳトランジスタ２８に流れる電流Ｉ
28はＰＭＯＳトランジスタ２２に流れる電流Ｉ22の２倍
となる。また、ＰＭＯＳトランジスタ２２のチャネル幅
Ｗ22は、従来のＰＭＯＳトランジスタ６２のチャネル幅
Ｗ62と同じ幅に形成されている。従って、ＰＭＯＳトラ
ンジスタ２２に流れる電流Ｉ22は、従来のＰＭＯＳトラ
ンジスタ６２に流れる電流Ｉ62と同じ値となる。
【００２６】また、ＰＭＯＳトランジスタ３１はそのチ
ャネル幅Ｗ31をＰＭＯＳトランジスタ２５のチャネル幅
Ｗ25より大きく、本実施例では２倍に形成、即ち駆動能
力を２倍にしている。ＰＭＯＳトランジスタ２５，３１
はそのゲートを互いに接続しているので、各ＰＭＯＳト
ランジスタ２５，３１に印加されるゲート電圧は同じ値
となる。従って、ＰＭＯＳトランジスタ３１に流れる電
流Ｉ31はＰＭＯＳトランジスタ２５に流れる電流Ｉ25の
２倍となる。また、ＰＭＯＳトランジスタ２５のチャネ
ル幅Ｗ25は、従来のＰＭＯＳトランジスタ６５のチャネ
ル幅Ｗ65と同じ幅に形成されている。従って、ＰＭＯＳ
トランジスタ２５に流れる電流Ｉ25は、従来のＰＭＯＳ
トランジスタ６５に流れる電流Ｉ65と同じ値となる。
ャネル幅Ｗ31をＰＭＯＳトランジスタ２５のチャネル幅
Ｗ25より大きく、本実施例では２倍に形成、即ち駆動能
力を２倍にしている。ＰＭＯＳトランジスタ２５，３１
はそのゲートを互いに接続しているので、各ＰＭＯＳト
ランジスタ２５，３１に印加されるゲート電圧は同じ値
となる。従って、ＰＭＯＳトランジスタ３１に流れる電
流Ｉ31はＰＭＯＳトランジスタ２５に流れる電流Ｉ25の
２倍となる。また、ＰＭＯＳトランジスタ２５のチャネ
ル幅Ｗ25は、従来のＰＭＯＳトランジスタ６５のチャネ
ル幅Ｗ65と同じ幅に形成されている。従って、ＰＭＯＳ
トランジスタ２５に流れる電流Ｉ25は、従来のＰＭＯＳ
トランジスタ６５に流れる電流Ｉ65と同じ値となる。
【００２７】更に、各トランジスタ群１１〜１４のＰＭ
ＯＳトランジスタ２１〜２３，２４〜２６，２７〜２
９，３０〜３２のチャネル幅の比は、 Ｗ21，Ｗ22，Ｗ23＝Ｗ24，Ｗ25，Ｗ26＝１：１：２ Ｗ27，Ｗ28，Ｗ29＝Ｗ30，Ｗ31，Ｗ32＝２：２：４ としている。その結果、各ＰＭＯＳトランジスタ２１〜
２３，２４〜２６，２７〜２９，３０〜３２のオン抵抗
比を同じにしている。そして、ノードＡ１，Ｂ１の電位
はセンスアンプ５１の最も感度のよい電位となるように
形成している。従って、入力データ線対ＤＢ，バーＤＢ
を伝達されるデータはノードＡ１，Ｂ１の電位を中心に
そのレベルが反転する。また、ノードＡ２，Ｂ２の電位
はセンスバッファ５２の最も感度のよい電位となるよう
に形成している。従って、出力データ線対ＤＢ１，バー
ＤＢ１を伝達されるデータはノードＡ２，Ｂ２の電位を
中心にそのレベルが反転する。
ＯＳトランジスタ２１〜２３，２４〜２６，２７〜２
９，３０〜３２のチャネル幅の比は、 Ｗ21，Ｗ22，Ｗ23＝Ｗ24，Ｗ25，Ｗ26＝１：１：２ Ｗ27，Ｗ28，Ｗ29＝Ｗ30，Ｗ31，Ｗ32＝２：２：４ としている。その結果、各ＰＭＯＳトランジスタ２１〜
２３，２４〜２６，２７〜２９，３０〜３２のオン抵抗
比を同じにしている。そして、ノードＡ１，Ｂ１の電位
はセンスアンプ５１の最も感度のよい電位となるように
形成している。従って、入力データ線対ＤＢ，バーＤＢ
を伝達されるデータはノードＡ１，Ｂ１の電位を中心に
そのレベルが反転する。また、ノードＡ２，Ｂ２の電位
はセンスバッファ５２の最も感度のよい電位となるよう
に形成している。従って、出力データ線対ＤＢ１，バー
ＤＢ１を伝達されるデータはノードＡ２，Ｂ２の電位を
中心にそのレベルが反転する。
【００２８】また、ロードジェネレータ１０をＰＭＯＳ
トランジスタ２１〜３２のみで形成しているので、従来
と同様に製造プロセス等によりチップ毎の特性がばらつ
いても各ＰＭＯＳトランジスタ２１〜３２のチャネル幅
Ｗ21〜Ｗ32の比は変化しない。従って、チップ毎の各ノ
ードＡ１〜Ｂ２の電位は同じ電位となる。
トランジスタ２１〜３２のみで形成しているので、従来
と同様に製造プロセス等によりチップ毎の特性がばらつ
いても各ＰＭＯＳトランジスタ２１〜３２のチャネル幅
Ｗ21〜Ｗ32の比は変化しない。従って、チップ毎の各ノ
ードＡ１〜Ｂ２の電位は同じ電位となる。
【００２９】次に、上記のように構成されたＲＡＭの作
用を説明する。メモリセルアレイ５０に記憶されたデー
タを読み出すべく制御信号ＣＳをＬレベルにする。する
と、ＰＭＯＳトランジスタ２３，２６，２９，３２がオ
ンとなり、各トランジスタ群１１〜１４に電流が流れ
る。そして、各ノードＡ１〜Ｂ２は所定の電位となる。
用を説明する。メモリセルアレイ５０に記憶されたデー
タを読み出すべく制御信号ＣＳをＬレベルにする。する
と、ＰＭＯＳトランジスタ２３，２６，２９，３２がオ
ンとなり、各トランジスタ群１１〜１４に電流が流れ
る。そして、各ノードＡ１〜Ｂ２は所定の電位となる。
【００３０】今、メモリセルから読み出されたデータは
「０」とすると、センスアンプ５１により入力データ線
ＤＢがＬレベルとなり、入力データ線バーＤＢがＨレベ
ルとなる。すると、ＰＭＯＳトランジスタ２２に流れる
電流Ｉ22は減少し、ＰＭＯＳトランジスタ２５に流れる
電流Ｉ25は増加してＩ22＜Ｉ25となる。そして、その増
加及び減少した電流をΔＩとすると、ノードＡ１の電位
はΔＩに相当する電位だけ低下し、ノードＢ１の電位は
ΔＩに相当する電位だけ増加する。このノードＡ１，Ｂ
１の電位差、即ち増加及び減少した電流２ΔＩに相当す
る電位が入力データ線ＤＢ，バーＤＢの入力レベルの振
幅である。そして、ＰＭＯＳトランジスタ２２，２５に
流れる電流は従来のロードジェネレータのＰＭＯＳトラ
ンジスタ６２，６５に流れる電流と同じであるので、入
力データ線ＤＢ，バーＤＢの入力レベルの振幅は従来と
同じである。
「０」とすると、センスアンプ５１により入力データ線
ＤＢがＬレベルとなり、入力データ線バーＤＢがＨレベ
ルとなる。すると、ＰＭＯＳトランジスタ２２に流れる
電流Ｉ22は減少し、ＰＭＯＳトランジスタ２５に流れる
電流Ｉ25は増加してＩ22＜Ｉ25となる。そして、その増
加及び減少した電流をΔＩとすると、ノードＡ１の電位
はΔＩに相当する電位だけ低下し、ノードＢ１の電位は
ΔＩに相当する電位だけ増加する。このノードＡ１，Ｂ
１の電位差、即ち増加及び減少した電流２ΔＩに相当す
る電位が入力データ線ＤＢ，バーＤＢの入力レベルの振
幅である。そして、ＰＭＯＳトランジスタ２２，２５に
流れる電流は従来のロードジェネレータのＰＭＯＳトラ
ンジスタ６２，６５に流れる電流と同じであるので、入
力データ線ＤＢ，バーＤＢの入力レベルの振幅は従来と
同じである。
【００３１】このとき、ＰＭＯＳトランジスタ２２，２
８のチャネル幅Ｗ22，Ｗ28の比は「１：２」である。ま
た、ＰＭＯＳトランジスタ２２，２８はそのゲートを共
通に接続している。従って、ＰＭＯＳトランジスタ２８
に流れる電流Ｉ28はＰＭＯＳトランジスタ２２に流れる
電流Ｉ22の２倍となる。従って、ノードＡ２の電位は電
流Ｉ22の減少にともない、減少する割合が大きい電流Ｉ
28に相当する電位だけ低くなる。即ち、ノードＡ２の電
位はノードＡ１の電位より低くなる。
８のチャネル幅Ｗ22，Ｗ28の比は「１：２」である。ま
た、ＰＭＯＳトランジスタ２２，２８はそのゲートを共
通に接続している。従って、ＰＭＯＳトランジスタ２８
に流れる電流Ｉ28はＰＭＯＳトランジスタ２２に流れる
電流Ｉ22の２倍となる。従って、ノードＡ２の電位は電
流Ｉ22の減少にともない、減少する割合が大きい電流Ｉ
28に相当する電位だけ低くなる。即ち、ノードＡ２の電
位はノードＡ１の電位より低くなる。
【００３２】また、ＰＭＯＳトランジスタ２５，３１の
チャネル幅Ｗ25，Ｗ31の比は「１：２」である。また、
ＰＭＯＳトランジスタ２５，３１はそのゲートを共通に
接続している。従って、ＰＭＯＳトランジスタ３１に流
れる電流Ｉ31はＰＭＯＳトランジスタ２５に流れる電流
Ｉ25の２倍となる。そして、ノードＢ２の電位は増加す
る割合が大きい電流Ｉ31に相当する電位だけ高くなる。
即ち、ノードＢ２の電位はノードＢ１の電位より高くな
る。
チャネル幅Ｗ25，Ｗ31の比は「１：２」である。また、
ＰＭＯＳトランジスタ２５，３１はそのゲートを共通に
接続している。従って、ＰＭＯＳトランジスタ３１に流
れる電流Ｉ31はＰＭＯＳトランジスタ２５に流れる電流
Ｉ25の２倍となる。そして、ノードＢ２の電位は増加す
る割合が大きい電流Ｉ31に相当する電位だけ高くなる。
即ち、ノードＢ２の電位はノードＢ１の電位より高くな
る。
【００３３】従って、出力データ線対ＤＢ１，バーＤＢ
１に伝達されるデータの振幅、即ちノードＡ２，Ｂ２の
電位差は入力データ線対ＤＢ，バーＤＢの出力レベルの
振幅、即ちノードＡ１，Ｂ１の電位差の２倍程度とな
る。そして、このノードＡ２，Ｂ２の電位差が出力レベ
ルの振幅となる。従って、出力レベルの振幅は入力レベ
ルの振幅より大きくなる。
１に伝達されるデータの振幅、即ちノードＡ２，Ｂ２の
電位差は入力データ線対ＤＢ，バーＤＢの出力レベルの
振幅、即ちノードＡ１，Ｂ１の電位差の２倍程度とな
る。そして、このノードＡ２，Ｂ２の電位差が出力レベ
ルの振幅となる。従って、出力レベルの振幅は入力レベ
ルの振幅より大きくなる。
【００３４】次に、他のメモリセルから読み出されたデ
ータが「１」とすると、センスアンプ５１により入力デ
ータ線ＤＢはＨレベルとなり、入力データ線バーＤＢは
Ｌレベルとなる。すると、ＰＭＯＳトランジスタ２２に
流れる電流Ｉ22は増加し、ＰＭＯＳトランジスタ２５に
流れる電流Ｉ25は減少してＩ22＞Ｉ25となる。そして、
その増加及び減少した電流をΔＩとすると、ノードＡ１
の電位はΔＩに相当する電位だけ上昇し、ノードＢ１の
電位はΔＩに相当する電位だけ減少する。そして、この
ノードＡ１，Ｂ１の電位差、即ち増加及び減少した電流
２ΔＩに相当する電位が入力データ線ＤＢ，バーＤＢの
入力レベルの振幅となる。このとき、ＰＭＯＳトランジ
スタ２２，２５に流れる電流は従来のロードジェネレー
タのＰＭＯＳトランジスタ６２，６５に流れる電流と同
じであるので、入力データ線ＤＢ，バーＤＢの入力レベ
ルの振幅は従来と同じである。
ータが「１」とすると、センスアンプ５１により入力デ
ータ線ＤＢはＨレベルとなり、入力データ線バーＤＢは
Ｌレベルとなる。すると、ＰＭＯＳトランジスタ２２に
流れる電流Ｉ22は増加し、ＰＭＯＳトランジスタ２５に
流れる電流Ｉ25は減少してＩ22＞Ｉ25となる。そして、
その増加及び減少した電流をΔＩとすると、ノードＡ１
の電位はΔＩに相当する電位だけ上昇し、ノードＢ１の
電位はΔＩに相当する電位だけ減少する。そして、この
ノードＡ１，Ｂ１の電位差、即ち増加及び減少した電流
２ΔＩに相当する電位が入力データ線ＤＢ，バーＤＢの
入力レベルの振幅となる。このとき、ＰＭＯＳトランジ
スタ２２，２５に流れる電流は従来のロードジェネレー
タのＰＭＯＳトランジスタ６２，６５に流れる電流と同
じであるので、入力データ線ＤＢ，バーＤＢの入力レベ
ルの振幅は従来と同じである。
【００３５】ＰＭＯＳトランジスタ２２，２８のチャネ
ル幅Ｗ22，Ｗ28の比は「１：２」である。また、ＰＭＯ
Ｓトランジスタ２２，２８はそのゲートを共通に接続し
ている。従って、ＰＭＯＳトランジスタ２８に流れる電
流Ｉ28はＰＭＯＳトランジスタ２２に流れる電流Ｉ22の
２倍となる。その結果、前記とは反対に、ノードＡ２の
電位はノードＡ１の電位より高くなる。
ル幅Ｗ22，Ｗ28の比は「１：２」である。また、ＰＭＯ
Ｓトランジスタ２２，２８はそのゲートを共通に接続し
ている。従って、ＰＭＯＳトランジスタ２８に流れる電
流Ｉ28はＰＭＯＳトランジスタ２２に流れる電流Ｉ22の
２倍となる。その結果、前記とは反対に、ノードＡ２の
電位はノードＡ１の電位より高くなる。
【００３６】また、ＰＭＯＳトランジスタ２５，３１の
チャネル幅Ｗ25，Ｗ31の比は「１：２」である。また、
ＰＭＯＳトランジスタ２５，３１はそのゲートを共通に
接続している。従って、ＰＭＯＳトランジスタ３１に流
れる電流Ｉ31はＰＭＯＳトランジスタ２５に流れる電流
Ｉ25の２倍となる。その結果、前記とは反対に、ノード
Ｂ２の電位はノードＢ１の電位より低くなる。
チャネル幅Ｗ25，Ｗ31の比は「１：２」である。また、
ＰＭＯＳトランジスタ２５，３１はそのゲートを共通に
接続している。従って、ＰＭＯＳトランジスタ３１に流
れる電流Ｉ31はＰＭＯＳトランジスタ２５に流れる電流
Ｉ25の２倍となる。その結果、前記とは反対に、ノード
Ｂ２の電位はノードＢ１の電位より低くなる。
【００３７】従って、出力データ線対ＤＢ１，バーＤＢ
１に伝達されるデータの振幅、即ちノードＡ２，Ｂ２の
電位差は入力データ線対ＤＢ，バーＤＢに伝達されるデ
ータの振幅、即ちノードＡ１，Ｂ１の電位差の２倍程度
となり、そのレベルが反転する。しかし、ＰＭＯＳトラ
ンジスタ２２，２８及び２５，３１のゲート端子が共通
接続されているので、出力データ線対ＤＢ１，バーＤＢ
１のレベルの反転は入力データ線対ＤＢ，バーＤＢのレ
ベルの反転とほぼ同時に行われる。従って、出力データ
線対ＤＢ１，バーＤＢ１におけるレベルの反転の遅れを
抑えることができる。
１に伝達されるデータの振幅、即ちノードＡ２，Ｂ２の
電位差は入力データ線対ＤＢ，バーＤＢに伝達されるデ
ータの振幅、即ちノードＡ１，Ｂ１の電位差の２倍程度
となり、そのレベルが反転する。しかし、ＰＭＯＳトラ
ンジスタ２２，２８及び２５，３１のゲート端子が共通
接続されているので、出力データ線対ＤＢ１，バーＤＢ
１のレベルの反転は入力データ線対ＤＢ，バーＤＢのレ
ベルの反転とほぼ同時に行われる。従って、出力データ
線対ＤＢ１，バーＤＢ１におけるレベルの反転の遅れを
抑えることができる。
【００３８】そして、出力データ線対ＤＢ１，バーＤＢ
１のレベルはセンスバッファ５２，出力バッファ５３を
介して出力データＤout として出力される。このとき、
出力データ線対ＤＢ１，バーＤＢ１のレベルは大きくな
っているので、センスバッファ５２によるレベル変換の
時間は従来に比べて短縮されることになる。
１のレベルはセンスバッファ５２，出力バッファ５３を
介して出力データＤout として出力される。このとき、
出力データ線対ＤＢ１，バーＤＢ１のレベルは大きくな
っているので、センスバッファ５２によるレベル変換の
時間は従来に比べて短縮されることになる。
【００３９】このように、本実施例では、ロードジェネ
レータ１０をトランジスタ群１１〜１４により構成す
る。そして、各トランジスタ群１１〜１４のＰＭＯＳト
ランジスタ２１〜２３，２４〜２６，２７〜２９，３０
〜３２を高電位側電源Ｖccと低電位側電源Ｖss間に直列
に接続する。そして、ＰＭＯＳトランジスタ２１，２２
間とＰＭＯＳトランジスタ２４，２５間に入力データ線
ＤＢ，バーＤＢを接続する。また、ＰＭＯＳトランジス
タ２７，２８間とＰＭＯＳトランジスタ３０，３１間に
出力データ線ＤＢ１，バーＤＢ１をそれぞれ接続する。
レータ１０をトランジスタ群１１〜１４により構成す
る。そして、各トランジスタ群１１〜１４のＰＭＯＳト
ランジスタ２１〜２３，２４〜２６，２７〜２９，３０
〜３２を高電位側電源Ｖccと低電位側電源Ｖss間に直列
に接続する。そして、ＰＭＯＳトランジスタ２１，２２
間とＰＭＯＳトランジスタ２４，２５間に入力データ線
ＤＢ，バーＤＢを接続する。また、ＰＭＯＳトランジス
タ２７，２８間とＰＭＯＳトランジスタ３０，３１間に
出力データ線ＤＢ１，バーＤＢ１をそれぞれ接続する。
【００４０】そして、ＰＭＯＳトランジスタ２８，３１
のチャネル幅Ｗ28，Ｗ31をそれぞれＰＭＯＳトランジス
タ２２，２５のチャネル幅Ｗ22，Ｗ25の２倍に形成す
る。また、ＰＭＯＳトランジスタ２２，２８のゲートを
共通接続するとともに、ＰＭＯＳトランジスタ２５のド
レインに接続した。さらに、ＰＭＯＳトランジスタ２
５，３１のゲートを共通接続するとともに、ＰＭＯＳト
ランジスタ２２のドレインに接続した。そして、ＰＭＯ
Ｓトランジスタ２８に流れる電流Ｉ28をＰＭＯＳトラン
ジスタ２２に流れる電流Ｉ22の２倍にするとともに、Ｐ
ＭＯＳトランジスタ３１に流れる電流Ｉ31をＰＭＯＳト
ランジスタ２５に流れる電流Ｉ25の２倍にした。
のチャネル幅Ｗ28，Ｗ31をそれぞれＰＭＯＳトランジス
タ２２，２５のチャネル幅Ｗ22，Ｗ25の２倍に形成す
る。また、ＰＭＯＳトランジスタ２２，２８のゲートを
共通接続するとともに、ＰＭＯＳトランジスタ２５のド
レインに接続した。さらに、ＰＭＯＳトランジスタ２
５，３１のゲートを共通接続するとともに、ＰＭＯＳト
ランジスタ２２のドレインに接続した。そして、ＰＭＯ
Ｓトランジスタ２８に流れる電流Ｉ28をＰＭＯＳトラン
ジスタ２２に流れる電流Ｉ22の２倍にするとともに、Ｐ
ＭＯＳトランジスタ３１に流れる電流Ｉ31をＰＭＯＳト
ランジスタ２５に流れる電流Ｉ25の２倍にした。
【００４１】従って、出力データ線対ＤＢ１，バーＤＢ
１の電位差、即ち出力レベルの振幅を入力データ線対Ｄ
Ｂ，バーＤＢの電位差、即ち入力レベルの振幅の２倍に
することができる。その結果、センスバッファ５２及び
出力バッファ５３にてレベル変換する時間が短くなり、
その短くなった分だけ出力動作の短縮が図られる。
１の電位差、即ち出力レベルの振幅を入力データ線対Ｄ
Ｂ，バーＤＢの電位差、即ち入力レベルの振幅の２倍に
することができる。その結果、センスバッファ５２及び
出力バッファ５３にてレベル変換する時間が短くなり、
その短くなった分だけ出力動作の短縮が図られる。
【００４２】また、ＰＭＯＳトランジスタ２２，２５に
流れる電流Ｉ22，Ｉ25は従来と同じ大きさである。従っ
て、入力データ線対ＤＢ，バーＤＢの電位差、即ち入力
レベルの振幅は従来と同じにすることができ、ロードジ
ェネレータ１０はセンスアンプ５１からのデータの電位
差を小さくすることができる。
流れる電流Ｉ22，Ｉ25は従来と同じ大きさである。従っ
て、入力データ線対ＤＢ，バーＤＢの電位差、即ち入力
レベルの振幅は従来と同じにすることができ、ロードジ
ェネレータ１０はセンスアンプ５１からのデータの電位
差を小さくすることができる。
【００４３】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 （１）本実施例において、ＰＭＯＳトランジスタ２２，
２８とＰＭＯＳトランジスタ２５，３１とのチャネル幅
の比を例えばＷ22：Ｗ28＝Ｗ25：Ｗ31＝１：３のように
任意に変更して実施する。その結果、ＰＭＯＳトランジ
スタ２８，３１に流れる電流Ｉ28，Ｉ31をＰＭＯＳトラ
ンジスタ２２，２５に流れる電流Ｉ22，Ｉ25の３倍にす
ることができる。従って、出力データ線対ＤＢ１，バー
ＤＢ１の電位差（出力レベルの振幅）を入力データ線対
ＤＢ，バーＤＢの電位差（入力レベルの振幅）の３倍に
することができる。即ち、出力データ線対ＤＢ１，バー
ＤＢ１に伝達されるデータの振幅を任意に変更すること
ができる。
で実施するようにしてもよい。 （１）本実施例において、ＰＭＯＳトランジスタ２２，
２８とＰＭＯＳトランジスタ２５，３１とのチャネル幅
の比を例えばＷ22：Ｗ28＝Ｗ25：Ｗ31＝１：３のように
任意に変更して実施する。その結果、ＰＭＯＳトランジ
スタ２８，３１に流れる電流Ｉ28，Ｉ31をＰＭＯＳトラ
ンジスタ２２，２５に流れる電流Ｉ22，Ｉ25の３倍にす
ることができる。従って、出力データ線対ＤＢ１，バー
ＤＢ１の電位差（出力レベルの振幅）を入力データ線対
ＤＢ，バーＤＢの電位差（入力レベルの振幅）の３倍に
することができる。即ち、出力データ線対ＤＢ１，バー
ＤＢ１に伝達されるデータの振幅を任意に変更すること
ができる。
【００４４】（２）上記実施例のロードジェネレータ１
０を、図３に示すように、トランジスタ群１３，１４の
ＰＭＯＳトランジスタ２７，３０をそのゲートとドレイ
ンを互いに接続して実施してもよい。
０を、図３に示すように、トランジスタ群１３，１４の
ＰＭＯＳトランジスタ２７，３０をそのゲートとドレイ
ンを互いに接続して実施してもよい。
【００４５】（３）上記実施例のＰＭＯＳトランジスタ
２３，２６，２９，３２のゲートを共通接続するととも
に、低電位側電源Ｖssに接続して実施してもよい。その
結果、ロードジェネレータ１０を常に動作させることが
できるようになる。
２３，２６，２９，３２のゲートを共通接続するととも
に、低電位側電源Ｖssに接続して実施してもよい。その
結果、ロードジェネレータ１０を常に動作させることが
できるようになる。
【００４６】また、ＰＭＯＳトランジスタ２１，２４，
２７，３０のゲートを共通接続するとともに制御信号Ｃ
Ｓを入力し、ＰＭＯＳトランジスタ２３，２６，２９，
３２のゲートを共通接続するとともに低電位側電源Ｖss
に接続して実施してもよい。また、図４に示すように、
ＰＭＯＳトランジスタ２１，２４，２７，３０及び２
３，２６，２９，３２のゲートをそれぞれ共通接続する
とともに、制御信号ＣＳを入力して実施するようにして
もよい。その結果、上記実施例と同様に制御信号ＣＳに
基づいてＲＡＭが使用不可能となるときの消費電流を抑
えることができる。
２７，３０のゲートを共通接続するとともに制御信号Ｃ
Ｓを入力し、ＰＭＯＳトランジスタ２３，２６，２９，
３２のゲートを共通接続するとともに低電位側電源Ｖss
に接続して実施してもよい。また、図４に示すように、
ＰＭＯＳトランジスタ２１，２４，２７，３０及び２
３，２６，２９，３２のゲートをそれぞれ共通接続する
とともに、制御信号ＣＳを入力して実施するようにして
もよい。その結果、上記実施例と同様に制御信号ＣＳに
基づいてＲＡＭが使用不可能となるときの消費電流を抑
えることができる。
【００４７】（４）上記実施例のＰＭＯＳトランジスタ
に代えて、全てをＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという）で構成して実施して
もよい。このとき、制御信号ＣＳはインバータ回路を介
して反転した後にＮＭＯＳトランジスタのゲート端子に
入力させるようにする必要がある。その結果、上記実施
例と同様に製造プロセス等のばらつきにより特性が変化
しても各ＮＭＯＳトランジスタのチャネル幅の比は変化
しないので、オン抵抗比は変化しない。
に代えて、全てをＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという）で構成して実施して
もよい。このとき、制御信号ＣＳはインバータ回路を介
して反転した後にＮＭＯＳトランジスタのゲート端子に
入力させるようにする必要がある。その結果、上記実施
例と同様に製造プロセス等のばらつきにより特性が変化
しても各ＮＭＯＳトランジスタのチャネル幅の比は変化
しないので、オン抵抗比は変化しない。
【００４８】また、図５に示すように、トランジスタ群
１３，１４の一部、例えばＰＭＯＳトランジスタ２７，
３０をＮＭＯＳトランジスタ４０，４１に変えて実施す
る。ＮＭＯＳトランジスタのゲートは高電位側電源Ｖcc
に接続する。このとき、ＰＭＯＳトランジスタ２２，２
５，２８，３１は製造プロセス等にばらつきがあって
も、そのチャネル幅Ｗ22，Ｗ25，Ｗ28，Ｗ31の比は変化
しないので、入力レベルの振幅に対する出力レベルの振
幅の増加する割合は変化しない。そして、ＮＭＯＳトラ
ンジスタ４０，４１のチャネル幅を変更するだけでノー
ドＡ２，Ｂ２の電位を変更することができるので、容易
に出力レベルの振幅の中心電位をセンスバッファ５２の
最も感度のよい電位に変更することができる。
１３，１４の一部、例えばＰＭＯＳトランジスタ２７，
３０をＮＭＯＳトランジスタ４０，４１に変えて実施す
る。ＮＭＯＳトランジスタのゲートは高電位側電源Ｖcc
に接続する。このとき、ＰＭＯＳトランジスタ２２，２
５，２８，３１は製造プロセス等にばらつきがあって
も、そのチャネル幅Ｗ22，Ｗ25，Ｗ28，Ｗ31の比は変化
しないので、入力レベルの振幅に対する出力レベルの振
幅の増加する割合は変化しない。そして、ＮＭＯＳトラ
ンジスタ４０，４１のチャネル幅を変更するだけでノー
ドＡ２，Ｂ２の電位を変更することができるので、容易
に出力レベルの振幅の中心電位をセンスバッファ５２の
最も感度のよい電位に変更することができる。
【００４９】また、ＰＭＯＳトランジスタ２９，３２を
ＮＭＯＳトランジスタに代えて実施しても、同様の効果
がある。更に、ＰＭＯＳトランジスタ２７，３０とＰＭ
ＯＳトランジスタ２９，３２を同時にＮＭＯＳトランジ
スタに代えて実施してもよい。
ＮＭＯＳトランジスタに代えて実施しても、同様の効果
がある。更に、ＰＭＯＳトランジスタ２７，３０とＰＭ
ＯＳトランジスタ２９，３２を同時にＮＭＯＳトランジ
スタに代えて実施してもよい。
【００５０】更に、上記実施例のロードジェネレータ１
０を、図６に示すように、出力データ線対ＤＢ１，バー
ＤＢ１をトランジスタ群１３，１４のＰＭＯＳトランジ
スタ２８，２９間、及びＰＭＯＳトランジスタ３１，３
２間に接続して実施する。この構成により、出力データ
線対ＤＢ１，バーＤＢ１に伝達される信号の振幅の中心
を入力データ線対ＤＢ，バーＤＢの振幅の中心と変える
ことができる。
０を、図６に示すように、出力データ線対ＤＢ１，バー
ＤＢ１をトランジスタ群１３，１４のＰＭＯＳトランジ
スタ２８，２９間、及びＰＭＯＳトランジスタ３１，３
２間に接続して実施する。この構成により、出力データ
線対ＤＢ１，バーＤＢ１に伝達される信号の振幅の中心
を入力データ線対ＤＢ，バーＤＢの振幅の中心と変える
ことができる。
【００５１】また、上記実施例において、センスアンプ
５１とセンスバッファ５２のずれ、例えば、センスアン
プ５１とセンスバッファ５２との最も感度のよい電位が
異なる場合がある。このとき、センスバッファ５２にお
いてその電位がずれるので、信号の伝達の効率が上がら
ず出力動作が若干遅れる場合がある。
５１とセンスバッファ５２のずれ、例えば、センスアン
プ５１とセンスバッファ５２との最も感度のよい電位が
異なる場合がある。このとき、センスバッファ５２にお
いてその電位がずれるので、信号の伝達の効率が上がら
ず出力動作が若干遅れる場合がある。
【００５２】このため、トランジスタ群１３，１４のＰ
ＭＯＳトランジスタ２７〜２９，３０〜３２のチャネル
幅の比を例えば「３：２：４」のように任意の値に変え
て実施する。この構成により、出力データ線対ＤＢ１，
バーＤＢ１に伝達される信号の振幅の中心をセンスバッ
ファ５２の最も感度のよい電位に合わせて任意に変更す
ることができる。第１，２のトランジスタ群１１，１２
のＰＭＯＳトランジスタ２２，２５のチャネル幅の比を
センスアンプ５１の最も感度のよい電位とする。そし
て、第３，４のトランジスタ群１３，１４のＰＭＯＳト
ランジスタ２７〜２９，３０〜３２のチャネル幅の比を
センスバッファ５２の最も感度のよい電位とすることが
できる。この結果、更に信号の伝達が効率よくなるの
で、出力動作の高速化を図ることができる。
ＭＯＳトランジスタ２７〜２９，３０〜３２のチャネル
幅の比を例えば「３：２：４」のように任意の値に変え
て実施する。この構成により、出力データ線対ＤＢ１，
バーＤＢ１に伝達される信号の振幅の中心をセンスバッ
ファ５２の最も感度のよい電位に合わせて任意に変更す
ることができる。第１，２のトランジスタ群１１，１２
のＰＭＯＳトランジスタ２２，２５のチャネル幅の比を
センスアンプ５１の最も感度のよい電位とする。そし
て、第３，４のトランジスタ群１３，１４のＰＭＯＳト
ランジスタ２７〜２９，３０〜３２のチャネル幅の比を
センスバッファ５２の最も感度のよい電位とすることが
できる。この結果、更に信号の伝達が効率よくなるの
で、出力動作の高速化を図ることができる。
【００５３】更に、上記実施例のＰＭＯＳトランジスタ
２１〜３２のうち、ＰＭＯＳトランジスタ２２，２５，
２８，３１を除くＰＭＯＳトランジスタをそれぞれ抵抗
素子に適宜変更して実施してもよい。また、ＰＭＯＳト
ランジスタ２２，２５，２８，３１をＮＭＯＳトランジ
スタに代えて抵抗素子との組合せにより実施してもよ
い。
２１〜３２のうち、ＰＭＯＳトランジスタ２２，２５，
２８，３１を除くＰＭＯＳトランジスタをそれぞれ抵抗
素子に適宜変更して実施してもよい。また、ＰＭＯＳト
ランジスタ２２，２５，２８，３１をＮＭＯＳトランジ
スタに代えて抵抗素子との組合せにより実施してもよ
い。
【００５４】（５）本実施例ではロードジェネレータ１
０を一対の入力データ線ＤＢ，バーＤＢ及び一対の出力
データ線ＤＢ１，バーＤＢ１に接続し、その入力レベル
の振幅を抑えるとともに出力レベルの振幅を増大するよ
うにしたが、相補信号を伝達する一対の信号線、例えば
一対のビット線等に設けて実施してもよい。ビット線に
対しても上記実施例と同様の効果を得ることができる。
０を一対の入力データ線ＤＢ，バーＤＢ及び一対の出力
データ線ＤＢ１，バーＤＢ１に接続し、その入力レベル
の振幅を抑えるとともに出力レベルの振幅を増大するよ
うにしたが、相補信号を伝達する一対の信号線、例えば
一対のビット線等に設けて実施してもよい。ビット線に
対しても上記実施例と同様の効果を得ることができる。
【００５５】
【発明の効果】以上詳述したように、本発明によれば、
相補信号線対に伝達されるデータの振幅を抑えて相補信
号の反転時間を短縮することができる優れた効果があ
る。
相補信号線対に伝達されるデータの振幅を抑えて相補信
号の反転時間を短縮することができる優れた効果があ
る。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例のロードジェネレータの回路
図である。
図である。
【図３】別例のロードジェネレータの回路図である。
【図４】別例のロードジェネレータの回路図である。
【図５】別例のロードジェネレータの回路図である。
【図６】別例のロードジェネレータの回路図である。
【図７】従来のロードジェネレータの回路図である。
【図８】ＲＡＭの構成を説明する一部ブロック回路図で
ある。
ある。
１ 第１の負荷回路 ２ 第２の負荷回路 ３，４ 第１の分圧回路 ５，６ 第２の分圧回路 Ｔ01，Ｔ02 第１のトランジスタ Ｔ03，Ｔ04 第２のトランジスタ Ｒ1 〜Ｒ4 分圧抵抗 Ｒ5 〜Ｒ8 分圧抵抗 ＤＢ，バーＤＢ 入力相補信号線 Ｄ01，バーＤ01 入力相補信号 ＤＢ１，バーＤＢ１ 出力相補信号線 Ｄ02，バーＤ02 出力相補信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篭橋 正春 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平１−226218（ＪＰ，Ａ) 特開 昭59−23920（ＪＰ，Ａ) 特開 平６−60655（ＪＰ，Ａ) 特開 平３−5992（ＪＰ，Ａ) 特開 平２−276094（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409 G11C 11/419 H03K 5/02
Claims (9)
- 【請求項１】 第１の相補論理信号を、直列に接続され
たトランジスタと抵抗素子で構成された電流パスで受
け、それぞれが直列に高電位電源と低電位電源との間に
接続された第１及び第２分圧回路を含み、前記各分圧回
路におけるトランジスタのゲート電位は他の分圧回路の
前記トランジスタと抵抗素子との抵抗比に基づいて電源
電圧を分圧した分圧電圧によって制御された第１の負荷
回路と、直列に接続されたトランジスタと抵抗素子とを
有し、それぞれが直列に前記高電位電源と前記低電位電
源の間に接続された第３及び第４分圧回路を含み、前記
第３分圧回路のトランジスタのゲート電圧が前記第２分
圧回路の前記分圧電圧により制御され、前記第４分圧回
路のトランジスタのゲート電位が前記第１分圧回路の前
記分圧電圧により制御され、前記第１の相補論理信号と
振幅の異なる第２の相補論理信号を出力する第２の負荷
回路とを備えたことを特徴とする電源負荷回路。 - 【請求項２】 請求項１に記載の電源負荷回路におい
て、 前記第１及び第２の負荷回路に備えられる前記各抵抗素
子はトランジスタにより形成されることを特徴とする電
源負荷回路。 - 【請求項３】 請求項１に記載の電源負荷回路におい
て、 前記各トランジスタはＭＯＳトランジスタであって、前
記第２の負荷回路に備えられるＭＯＳトランジスタのチ
ャネル幅は前記第１の負荷回路に備えられるＭＯＳトラ
ンジスタのチャネル幅より大きく形成したことを特徴と
する電源負荷回路。 - 【請求項４】 請求項１乃至３に記載の電源負荷回路に
おいて、 前記第１及び第２の負荷回路に備えられる各トランジス
タはそれぞれＰチャネルＭＯＳトランジスタであること
を特徴とする電源負荷回路。 - 【請求項５】 請求項１乃至４に記載の電源負荷回路に
おいて、 前記第１分圧回路のトランジスタのゲートを前記第２分
圧回路のトランジスタのドレインに接続し、前記第２分
圧回路のトランジスタのゲートを前記第１分圧回路のト
ランジスタのドレインに接続したことを特徴とする電源
負荷回路。 - 【請求項６】 一対の相補入力信号線にそれぞれ接続さ
れた第１及び第２の分圧回路を含み、前記相補入力信号
線上の相補入力信号の電位レベルを制御する第１の負荷
回路と、 一対の相補出力信号線にそれぞれ接続された第３及び第
４の分圧回路を含み、前記第１の負荷回路に接続されて
前記相補出力信号線上の相補出力信号の電位レベルを制
御する第２の負荷回路とを備え、 前記第１及び第２の分圧回路の各々は直列に接続され、
前記相補入力信号を低電位電源と高電位電源との間に直
列に接続された第１トランジスタと第１抵抗素子で構成
された電流パスで受け、各第１トランジスタのゲートに
は他の分圧回路の前記第１トランジスタと第１抵抗素子
との抵抗比に基づいて電源電圧を分圧した分圧電圧が供
給され、 前記第３及び第４の分圧回路の各々は直列に接続され、
低電位電源と高電位電源との間に直列に接続された第２
トランジスタと第２抵抗素子とを備え、前記第３の分圧
回路の第２トランジスタのゲートには前記第２の分圧回
路の前記分圧電圧が供給され、前記第４の分圧回路の第
２トランジスタのゲートには前記第１の分圧回路の前記
分圧電圧が供給されることを特徴とする電源負荷回路。 - 【請求項７】 データを記憶するメモリセルアレイと、 前記メモリセルアレイからの読み出しデータを増幅する
センスアンプと、 センスバッファと、 前記センスバッファに接続された出力バッファと、 一対の相補入力信号線を介して前記センスアンプに接続
され、一対の相補出力信号線を介して前記センスバッフ
ァに接続された電源負荷回路を備え、 前記電源負荷回路は、 前記相補入力信号線上の第１の相補論理信号に応答して
第２の相補論理信号を出力する第１の負荷回路と、 前記第１の負荷回路から出力された第２の相補論理信号
に応答して第３の相補論理信号を前記第１の相補論理信
号の電位と異なる電位で前記相補出力信号線上に出力す
る第２の負荷回路と、を備え、 前記第１の負荷回路は、前記第１の相補論理信号を直列
に接続されたトランジスタと抵抗素子で構成された電流
パスで受け、それぞれが直列に低電位電源と高電位電源
との間に接続された第１及び第２分圧回路を含み、各分
圧回路におけるトランジスタのゲート電位は他の分圧回
路の前記トランジスタと抵抗素子との抵抗比に基づいて
電源電圧を分圧した分圧電圧により制御され、 前記第２の負荷回路は、直列に接続されたトランジスタ
と抵抗素子とを有し、それぞれが直列に低電位電源と高
電位電源との間に接続された第３及び第４分圧回路を含
み、該第４分圧回路のトランジスタのゲート電位は前記
第１分圧回路の前記分圧電圧により制御され、該第３分
圧回路のトランジスタのゲート電位は前記第２分圧回路
の前記分圧電圧により制御される ことを特徴とする半導体記憶装置。 - 【請求項８】 前記第１及び第２の負荷回路の前記抵抗
素子はトランジスタにより形成されることを特徴とする
請求項７に記載の半導体記憶装置。 - 【請求項９】 前記記憶装置はランダムアクセスメモリ
であることを特徴とする請求項７に記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04434494A JP3318430B2 (ja) | 1994-03-15 | 1994-03-15 | 電源負荷回路及び半導体記憶装置 |
| US08/382,408 US5453956A (en) | 1994-03-15 | 1995-02-01 | Load generator used in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04434494A JP3318430B2 (ja) | 1994-03-15 | 1994-03-15 | 電源負荷回路及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254279A JPH07254279A (ja) | 1995-10-03 |
| JP3318430B2 true JP3318430B2 (ja) | 2002-08-26 |
Family
ID=12688903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04434494A Expired - Lifetime JP3318430B2 (ja) | 1994-03-15 | 1994-03-15 | 電源負荷回路及び半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5453956A (ja) |
| JP (1) | JP3318430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747903B1 (en) * | 1995-04-28 | 2002-04-10 | STMicroelectronics S.r.l. | Reading circuit for memory cells devices having a low supply voltage |
| JP3680462B2 (ja) * | 1996-12-13 | 2005-08-10 | 富士通株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168466A (en) * | 1991-03-04 | 1992-12-01 | Motorola, Inc. | Bias current generator circuit for a sense amplifier |
-
1994
- 1994-03-15 JP JP04434494A patent/JP3318430B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-01 US US08/382,408 patent/US5453956A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5453956A (en) | 1995-09-26 |
| JPH07254279A (ja) | 1995-10-03 |
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