JP2008059725A

JP2008059725A - 半導体装置

Info

Publication number: JP2008059725A
Application number: JP2006238119A
Authority: JP
Inventors: Shinya Ito; 愼也伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-09-01
Filing date: 2006-09-01
Publication date: 2008-03-13
Anticipated expiration: 2026-09-01
Also published as: US20080059849A1; JP4808109B2; US7805643B2

Abstract

【課題】不揮発性半導体メモリを搭載した半導体装置の試験時間を短縮する。
【解決手段】遮断回路（１６）は、電圧供給回路（１１）から不揮発性のメモリブロック（１４）への電源電圧（ＶＤＤ１）の供給を遮断する。放電回路（１８）は、安定化キャパシタ（１７）に蓄積された電荷を放電する。自己試験回路（１５）は、メモリブロックのデータ保持に関する試験の際に、メモリブロックに所定データを書き込んだ後に遮断回路に動作開始を指示し、遮断回路への動作開始の指示から所定時間が経過した後にメモリブロックの所定データの保持を確認するために遮断回路に動作停止を指示する。更に、自己試験回路は、メモリブロックのデータ保持に関する試験の際に、遮断回路への動作開始の指示に合わせて放電回路に動作開始を指示し、遮断回路への動作停止の指示に合わせて放電回路に動作停止を指示する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、不揮発性半導体メモリ（強誘電体メモリなど）を搭載した半導体装置に関する。

一般に、強誘電体メモリを搭載した半導体装置では、外部電源端子を介して供給される電圧が強誘電体メモリの電源電圧として使用される、あるいは外部電源端子を介して供給される電圧を昇圧／降圧した電圧が強誘電体メモリの電源電圧として使用される。また、強誘電体メモリを搭載した半導体装置の中でも、ＩＣカード（Integrated Circuit Card）やＲＦＩＤ（Radio Frequency Identification）などでは、強誘電体メモリの電源電圧を安定させるために、強誘電体メモリの電源端子と接地線との間に安定化キャパシタ（強誘電体キャパシタで構成）が接続されている場合が数多く存在する。

強誘電体メモリにおいては、リテンション不良と称されるデータ保持に関する不良モードがあり、電源オン状態（電源電圧が供給されている状態）で書き込みデータを所定時間以上保持できること、および電源オフ状態（電源電圧が供給されていない状態）で書き込みデータを所定時間以上保持できることが保証されている必要がある。
このため、強誘電体メモリを搭載した半導体装置の試験工程では、強誘電体メモリの電源オフ時のリテンション不良をスクリーニングする試験（電源オフ時リテンション試験）が以下のような手順で実施される。まず、強誘電体メモリに所定データが書き込まれる。続いて、強誘電体メモリへの電源電圧の供給を停止させるために、外部試験装置から半導体装置の外部電源端子への電圧の供給が停止される。そして、強誘電体メモリへの電源電圧の供給が停止されてから所定時間が経過した後に、強誘電体メモリへの電源電圧の供給を再開させるために、外部試験装置から半導体装置の外部電源端子への電圧の供給が再開される。この後、強誘電体メモリからデータが読み出され、読み出しデータと所定データとの比較によりリテンション不良の有無が判定される。

また、特許文献１には、電源電圧とは別に電源電圧を降圧させた電圧をメモリブロックに供給し得る構成を有し、メモリブロックが強誘電体メモリにより構成される場合でも、データ保持に関して高い信頼性を確保できる不揮発性半導体メモリが開示されている。特許文献２には、半導体装置の試験において試験時間の短縮、歩留りの改善および試験カバレッジの向上を実現できる自己診断試験回路が開示されている。
特開２０００−２９９０００号公報特開２００４−６１１１４号公報

従来の半導体装置では、強誘電体メモリの電源オフ時リテンション試験の際に、強誘電体メモリへの電源電圧の供給を停止させるためには、外部試験装置から半導体装置の外部電源端子への電圧の供給を停止させなければならない。このため、強誘電体メモリの電源オフ時リテンション試験の実施期間では、強誘電体メモリ以外の機能ブロックへの電源電圧の供給も停止されてしまう。この結果、強誘電体メモリの電源オフ時リテンション試験の実施期間において強誘電体メモリ以外の機能ブロックの試験を実施できず、半導体装置の試験時間が増大するという問題があった。

また、安定化キャパシタが設けられている場合、強誘電体メモリの電源オフ時リテンション試験の際に、強誘電体メモリへの電源電圧の供給を停止させるために、外部試験装置から半導体装置の外部電源端子への電圧の供給が停止されたとしても、安定化キャパシタに蓄積された電荷が放電されるまでの時間だけ強誘電体メモリに電圧が供給される。このため、安定化キャパシタが設けられている場合、強誘電体メモリの電源オフ時リテンション試験の際に、外部試験装置から半導体装置の外部電源端子への電圧の供給が停止される時間を安定化キャパシタに蓄積された電荷の放電完了を待つための時間だけ長くする必要があり、半導体装置の試験時間の増大を招くという問題があった。

本発明は、このような問題点に鑑みてなされたものであり、不揮発性半導体メモリを搭載した半導体装置の試験時間を短縮することを目的とする。

本発明の第１形態では、半導体装置は、複数の機能ブロック、電圧供給回路、遮断回路および自己試験回路を備えて構成される。複数の機能ブロックは、不揮発性のメモリブロックを含む。例えば、メモリブロックは、強誘電体メモリにより構成される。電圧供給回路は、機能ブロックに電源電圧を供給する。遮断回路は、電圧供給回路からメモリブロックへの電源電圧の供給を遮断する。自己試験回路は、機能ブロックの試験を実施する。自己試験回路は、メモリブロックのデータ保持に関する試験の際に、メモリブロックに所定データを書き込んだ後に遮断回路に動作開始を指示し、遮断回路への動作開始の指示から所定時間が経過した後にメモリブロックの所定データの保持を確認するために遮断回路に動作停止を指示する。

例えば、半導体装置は、安定化キャパシタおよび放電回路を更に備えて構成される。安定化キャパシタは、メモリブロックの電源端子と接地線との間に接続される。例えば、安定化キャパシタは、強誘電体キャパシタにより構成される。放電回路は、安定化キャパシタに蓄積された電荷を放電する。自己試験回路は、メモリブロックのデータ保持に関する試験の際に、遮断回路への動作開始の指示に合わせて放電回路に動作開始を指示し、遮断回路への動作停止の指示に合わせて放電回路に動作停止を指示する。

以上のような第１形態では、自己試験回路によるメモリブロックのデータ保持に関する試験の際に、電圧供給回路からメモリブロックへの電源電圧の供給は遮断されるが、電圧供給回路からメモリブロックを除く機能ブロックへの電源電圧の供給は遮断されない。従って、自己試験回路は、メモリブロックのデータ保持に関する試験を実施するのに並行して、メモリブロックを除く機能ブロックの試験も実施できる。

また、自己試験回路によるメモリブロックのデータ保持に関する試験の際に、電圧供給回路からメモリブロックへの電源電圧の供給が遮断されるのに合わせて、安定化キャパシタに蓄積された電荷が放電される。このため、自己試験回路によるメモリブロックのデータ保持に関する試験の際に、電圧供給回路からメモリブロックへの電源電圧の供給が遮断される時間に安定化キャパシタに蓄積された電荷の放電完了を待つための時間を考慮する必要はない。以上のことから、第１形態では、半導体装置の試験時間を大幅に短縮でき、コスト低減に大きく寄与する。

本発明の第１形態における好ましい例では、遮断回路は、電圧供給制御スイッチを備えて構成される。電圧供給制御スイッチは、電圧供給回路により電源電圧が供給される電源線とメモリブロックの電源端子との間に接続される。電圧供給制御スイッチは、自己試験回路による遮断回路への動作開始の指示に応答してオフし、自己試験回路による遮断回路への動作停止の指示に応答してオンする。これにより、電圧供給回路からメモリブロックへの電源電圧の供給を遮断する遮断回路を容易に構成できる。

本発明の第１形態における好ましい例では、放電回路は、放電制御スイッチを備えて構成される。放電制御スイッチは、メモリブロックの電源端子と接地線との間に接続される。放電制御スイッチは、自己試験回路による放電回路への動作開始の指示に応答してオンし、自己試験回路による放電回路への動作停止の指示に応答してオフする。これにより、安定化キャパシタに蓄積された電荷を放電する放電回路を容易に構成できる。

本発明の第２形態では、半導体装置は、複数の機能ブロック、電圧供給回路、遮断回路および自己試験回路を備えて構成される。複数の機能ブロックは、不揮発性のメモリブロックを含む。電圧供給回路は、メモリブロックに第１電源電圧を供給するとともに、メモリブロックを除く機能ブロックに第２電源電圧を供給する。例えば、電圧供給回路は、第１および第２電圧生成回路を備えて構成される。第１電圧生成回路は外部入力電圧を用いて第１電源電圧を生成し、第２電圧生成回路は第１電源電圧を降圧して第２電源電圧を生成する。あるいは、第１電圧生成回路は外部入力電圧を用いて第２電源電圧を生成し、第２電圧生成回路は第２電源電圧を昇圧して第１電源電圧を生成する。遮断回路は、電圧供給回路からメモリブロックへの第１電源電圧の供給を遮断する。自己試験回路は、機能ブロックの試験を実施する。自己試験回路は、メモリブロックのデータ保持に関する試験の際に、メモリブロックに所定データを書き込んだ後に遮断回路に動作開始を指示し、遮断回路への動作開始の指示から所定時間が経過した後にメモリブロックの所定データの保持を確認するために遮断回路に動作停止を指示する。

例えば、半導体装置は、安定化キャパシタおよび放電回路を更に備えて構成される。安定化キャパシタは、メモリブロックの電源端子と接地線との間に接続される。放電回路は、安定化キャパシタに蓄積された電荷を放電する。自己試験回路は、メモリブロックのデータ保持に関する試験の際に、遮断回路への動作開始の指示に合わせて放電回路に動作開始を指示し、遮断回路への動作停止の指示に合わせて放電回路に動作停止を指示する。

以上のような第２形態では、メモリブロックの動作電圧とメモリブロックを除く機能ブロックの動作電圧とが異なり、半導体装置の内部電源系統が第１電源電圧の電源系統と第２電源電圧の電源系統との２つに分離されているが、このような場合でも、前述した第１形態と同様の効果が得られる。

本発明によれば、不揮発性半導体メモリを搭載した半導体装置の試験時間を大幅に短縮でき、コスト低減に大きく寄与する。

以下、本発明の実施形態について図面を用いて説明する。
図１は、本発明の第１実施形態を示している。第１実施形態の半導体装置１０は、電源回路１１、ロジックブロック１３、メモリブロック１４、ＢＩＳＴ（Built-In Self Test）回路１５、電圧供給制御スイッチ１６、安定化キャパシタ１７および放電制御スイッチ１８を備えて構成されている。電源回路１１は、外部入力電圧ＶＤＤ（電源端子ＰＥを介して外部から供給される電圧）を用いて電源電圧ＶＤＤ１を生成し、電源電圧ＶＤＤ１を電源線ＰＬ１に供給する。

ロジックブロック１３は、プロセッサ機能、タイマ機能や通信インタフェース機能などを具現している。ロジックブロック１３は、メモリブロック１４に対する読み出しアクセスおよび書き込みアクセスを実施可能である。メモリブロック１４は、マトリックス状に配置された複数のメモリセル（強誘電体キャパシタおよび転送トランジスタで構成）を有する強誘電体メモリにより構成されている。メモリブロック１４において、メモリセルを構成する強誘電体キャパシタおよび転送トランジスタはプレート線とビット線との間で直列に接続され、転送トランジスタのゲートはワード線に接続されている。

ＢＩＳＴ回路１５は、ロジックブロック１３およびメモリブロック１４の各種試験（ロジックブロック１３の動作試験、メモリブロック１４の動作試験やメモリブロック１４の電源オン時リテンション試験／電源オフ時リテンション試験など）を実施する。ＢＩＳＴ回路１５は、メモリブロック１４の電源オフ時リテンション試験を実施する際に、電圧供給制御スイッチ１６および放電制御スイッチ１８のオン／オフ制御を実施する。この動作の詳細については、図２を用いて後述する。

電圧供給制御スイッチ１６は、電源回路１１からメモリブロック１４の電源端子ＰＭへの電源電圧ＶＤＤ１の供給を遮断するために設けられ、電源線ＰＬ１と電源線ＰＬ１ａ（メモリブロック１４の電源端子ＰＭ）との間に接続されている。電圧供給制御スイッチ１６は、ＢＩＳＴ回路１５の指示に応答してオン／オフする。安定化キャパシタ１７は、メモリブロック１４の電源端子ＰＭに供給される電圧（電源線ＰＬ１ａの電圧）の安定化を図るために設けられ、電源線ＰＬ１ａ（メモリブロック１４の電源端子ＰＭ）と接地線ＧＬとの間に接続されている。安定化キャパシタ１７は、強誘電体キャパシタにより構成されている。放電制御スイッチ１８は、安定化キャパシタ１７に蓄積された電荷を放電するために設けられ、電源線ＰＬ１ａ（メモリブロック１４の電源端子ＰＭ）と接地線ＧＬとの間に接続されている。放電制御スイッチ１８は、ＢＩＳＴ回路１５の指示に応答してオン／オフする。

図２は、第１実施形態におけるＢＩＳＴ回路の動作を示している。ＢＩＳＴ回路１５は、メモリブロック１４の電源オフ時リテンション試験を実施する際に、以下のように動作する。まず、ＢＩＳＴ回路１５は、メモリブロック１４に所定データを書き込む（ステップＳ１１）。次に、ＢＩＳＴ回路１５は、電圧供給制御スイッチ１６のオフ（“ＯＦＦ”）を指示する（ステップＳ１２）。これにより、電圧供給制御スイッチ１６がオフして電源線ＰＬ１と電源線ＰＬ１ａとが切り離され、電源回路１１からメモリブロック１４への電源電圧ＶＤＤ１の供給が遮断される。続いて、ＢＩＳＴ回路１５は、放電制御スイッチ１８のオン（“ＯＮ”）を指示する（ステップＳ１３）。これにより、放電制御スイッチ１８がオンして安定化キャパシタ１７に蓄積された電荷が接地線ＧＬに即座に放電される。

そして、ＢＩＳＴ回路１５は、放電制御スイッチ１８のオンを指示してから所定時間Ｔが経過すると、放電制御スイッチ１８のオフを指示する（ステップＳ１４）。これにより、放電制御スイッチ１８がオフする。続いて、ＢＩＳＴ回路１５は、電圧供給制御スイッチ１６のオンを指示する（ステップＳ１５）。これにより、電圧供給制御スイッチ１６がオンして電源線ＰＬ１と電源線ＰＬ１ａとが接続され、電源回路１１からメモリブロック１４への電源電圧ＶＤＤ１の供給が再開される。この後、ＢＩＳＴ回路１５は、メモリブロック１４の所定データの保持を確認する（ステップＳ１６）。より詳細には、ＢＩＳＴ回路１５は、メモリブロック１４からデータを読み出した後、読み出しデータと所定データ（ステップＳ１１でメモリブロック１４に書き込まれたデータ）との比較によりリテンション不良の有無を判定する。

以上のような第１実施形態では、ＢＩＳＴ回路１５がメモリブロック１４の電源オフ時リテンション試験を実施する際に、電源回路１１からメモリブロック１４への電源電圧ＶＤＤ１の供給は遮断されるが、電源回路１１からロジックブロック１３への電源電圧ＶＤＤ１の供給は遮断されない。このため、ＢＩＳＴ回路１５は、メモリブロック１４の電源オフ時リテンション試験を実施するのに並行してロジックブロック１３の動作試験を実施できる。

また、ＢＩＳＴ回路１５がメモリブロック１４の電源オフ時リテンション試験を実施する際に、電源回路１１からメモリブロック１４への電源電圧ＶＤＤ１の供給が遮断されるのに合わせて、安定化キャパシタ１７に蓄積された電荷が放電される。このため、ＢＩＳＴ回路１５がメモリブロック１４の電源オフ時リテンション試験を実施する際に、電源回路１１からメモリブロック１４への電源電圧ＶＤＤ１の供給が遮断される時間（所定時間Ｔ）に安定化キャパシタ１７に蓄積された電荷の放電完了を待つための時間を考慮する必要はない。以上のことから、第１実施形態では、半導体装置１０の試験時間を大幅に短縮でき、コスト低減に大きく寄与できる。

図３は、本発明の第２実施形態を示している。以下、第２実施形態（図３）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第２実施形態の半導体装置２０は、降圧回路２２を有する点と、ロジックブロック１３およびＢＩＳＴ回路１５に代えてロジックブロック２３およびＢＩＳＴ回路２５を有する点とを除いて、第１実施形態の半導体装置１０と同一である。

降圧回路２２は、電源電圧ＶＤＤ１（電源線ＰＬ１の電圧）を降圧して電源電圧ＶＤＤ２を生成し、電源電圧ＶＤＤ２を電源線ＰＬ２に供給する。ロジックブロック２３およびＢＩＳＴ回路２５は、電源線ＰＬ１に供給される電源電圧ＶＤＤ１に代えて電源線ＰＬ２に供給される電源電圧ＶＤＤ２を受ける点（動作電圧が異なる点）を除いて、ロジックブロック１３およびＢＩＳＴ回路１５と同一である。

以上のような第２実施形態では、ロジックブロック２３の動作電圧がメモリブロック１４の動作電圧よりも低く、半導体装置２０の内部電源系統がメモリブロック１４用電源系統（電源回路１１により生成される電源電圧ＶＤＤ１の電源系統）とロジックブロック２３用電源系統（降圧回路２２により生成される電源電圧ＶＤＤ２の電源系統）との２つに分離されているが、このような場合でも、前述した第１実施形態と同様の効果が得られる。

図４は、本発明の第３実施形態を示している。以下、第３実施形態（図４）について説明するが、第１および第２実施形態（図１および図３）で説明した要素と同一の要素については、第１および第２実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第３実施形態の半導体装置３０は、電源回路１１および降圧回路２２に代えて電源回路３１および昇圧回路３２を有する点を除いて、第２実施形態の半導体装置２０と同一である。

電源回路３１は、外部入力電圧ＶＤＤ（電源端子ＰＥを介して外部から供給される電圧）を用いて電源電圧ＶＤＤ２を生成し、電源電圧ＶＤＤ２を電源線ＰＬ２に供給する。昇圧回路３２は、電源電圧ＶＤＤ２（電源線ＰＬ２の電圧）を昇圧して電源電圧ＶＤＤ１を生成し、電源電圧ＶＤＤ１を電源線ＰＬ１に供給する。
以上のような第３実施形態では、ロジックブロック２３の動作電圧がメモリブロック１４の動作電圧よりも低く、半導体装置３０の内部電源系統がメモリブロック１４用電源系統（昇圧回路３２により生成される電源電圧ＶＤＤ１の電源系統）とロジックブロック２３用電源系統（電源回路３１により生成される電源電圧ＶＤＤ２の電源系統）との２つに分離されているが、このような場合でも、前述した第１実施形態と同様の効果が得られる。

なお、第２実施形態では、ロジックブロック２３の動作電圧がメモリブロック１４の動作電圧よりも低く、電源線ＰＬ１の電圧（電源電圧ＶＤＤ１）を降圧した電圧（電源電圧ＶＤＤ２）を電源線ＰＬ２に供給する降圧回路２２が設けられた例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ロジックブロック２３の動作電圧がメモリブロック１４の動作電圧よりも高く、降圧回路２２の代わりに、電源線ＰＬ１の電圧を昇圧した電圧を電源線ＰＬ２に供給する昇圧回路が設けられた場合でも、同様の効果が得られる。

また、第３実施形態では、ロジックブロック２３の動作電圧がメモリブロック１４の動作電圧よりも低く、電源線ＰＬ２の電圧（電源電圧ＶＤＤ２）を昇圧した電圧（電源電圧ＶＤＤ１）を電源線ＰＬ１に供給する昇圧回路３２が設けられた例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ロジックブロック２３の動作電圧がメモリブロック１４の動作電圧よりも高く、昇圧回路３２の代わりに、電源線ＰＬ２の電圧を降圧した電圧を電源線ＰＬ１に供給する降圧回路が設けられた場合でも、同様の効果が得られる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１実施形態を示すブロック図である。第１実施形態におけるＢＩＳＴ回路の動作を示すフロー図である。本発明の第２実施形態を示すブロック図である。本発明の第３実施形態を示すブロック図である。

符号の説明

１０、２０、３０‥半導体装置；１１、３１‥電源回路；１３、２３‥ロジックブロック；１４‥メモリブロック；１５、２５‥ＢＩＳＴ回路；１６‥電圧供給制御スイッチ；１７‥安定化キャパシタ；１８‥放電制御スイッチ；２２‥降圧回路；３２‥昇圧回路

Claims

不揮発性のメモリブロックを含む複数の機能ブロックと、
前記機能ブロックに電源電圧を供給する電圧供給回路と、
前記電圧供給回路から前記メモリブロックへの前記電源電圧の供給を遮断する遮断回路と、
前記機能ブロックの試験を実施する自己試験回路とを備え、
前記自己試験回路は、前記メモリブロックのデータ保持に関する試験の際に、前記メモリブロックに所定データを書き込んだ後に前記遮断回路に動作開始を指示し、前記遮断回路への動作開始の指示から所定時間が経過した後に前記メモリブロックの前記所定データの保持を確認するために前記遮断回路に動作停止を指示することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記遮断回路は、前記電圧供給回路により前記電源電圧が供給される電源線と前記メモリブロックの電源端子との間に接続される電圧供給制御スイッチを備え、
前記電圧供給制御スイッチは、前記自己試験回路による前記遮断回路への動作開始の指示に応答してオフし、前記自己試験回路による前記遮断回路への動作停止の指示に応答してオンすることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記メモリブロックの電源端子と接地線との間に接続される安定化キャパシタと、
前記安定化キャパシタに蓄積された電荷を放電する放電回路とを備え、
前記自己試験回路は、前記メモリブロックのデータ保持に関する試験の際に、前記遮断回路への動作開始の指示に合わせて前記放電回路に動作開始を指示し、前記遮断回路への動作停止の指示に合わせて前記放電回路に動作停止を指示することを特徴とする半導体装置。
請求項３記載の半導体装置において、
前記放電回路は、前記メモリブロックの電源端子と前記接地線との間に接続される放電制御スイッチを備え、
前記放電制御スイッチは、前記自己試験回路による前記放電回路への動作開始の指示に応答してオンし、前記自己試験回路による前記放電回路への動作停止の指示に応答してオフすることを特徴とする半導体装置。
請求項３記載の半導体装置において、
前記安定化キャパシタは、強誘電体キャパシタにより構成されることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記メモリブロックは、強誘電体メモリにより構成されることを特徴とする半導体装置。
不揮発性のメモリブロックを含む複数の機能ブロックと、
前記メモリブロックに第１電源電圧を供給するとともに、前記メモリブロックを除く機能ブロックに第２電源電圧を供給する電圧供給回路と、
前記電圧供給回路から前記メモリブロックへの前記第１電源電圧の供給を遮断する遮断回路と、
前記機能ブロックの試験を実施する自己試験回路とを備え、
前記自己試験回路は、前記メモリブロックのデータ保持に関する試験の際に、前記メモリブロックに所定データを書き込んだ後に前記遮断回路に動作開始を指示し、前記遮断回路への動作開始の指示から所定時間が経過した後に前記メモリブロックの前記所定データの保持を確認するために前記遮断回路に動作停止を指示することを特徴とする半導体装置。
請求項７記載の半導体装置において、
前記メモリブロックの電源端子と接地線との間に接続される安定化キャパシタと、
前記安定化キャパシタに蓄積された電荷を放電する放電回路とを備え、
前記自己試験回路は、前記メモリブロックのデータ保持に関する試験の際に、前記遮断回路への動作開始の指示に合わせて前記放電回路に動作開始を指示し、前記遮断回路への動作停止の指示に合わせて前記放電回路に動作停止を指示することを特徴とする半導体装置。
請求項７記載の半導体装置において、
前記電圧供給回路は、
外部入力電圧を用いて前記第１電源電圧を生成する第１電圧生成回路と、
前記第１電源電圧を降圧して前記第２電源電圧を生成する第２電圧生成回路とを備えることを特徴とする半導体装置。
請求項７記載の半導体装置において、
前記電圧供給回路は、
外部入力電圧を用いて前記第２電源電圧を生成する第１電圧生成回路と、
前記第２電源電圧を昇圧して前記第１電源電圧を生成する第２電圧生成回路とを備えることを特徴とする半導体装置。