JPH06314500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06314500A JPH06314500A JP5105667A JP10566793A JPH06314500A JP H06314500 A JPH06314500 A JP H06314500A JP 5105667 A JP5105667 A JP 5105667A JP 10566793 A JP10566793 A JP 10566793A JP H06314500 A JPH06314500 A JP H06314500A
- Authority
- JP
- Japan
- Prior art keywords
- holding current
- holding
- memory
- memory cells
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置特にＥＣＬ型メモ
リセルで構成される半導体記憶装置に関し、製造バラツ
キにかかわらずにメモリセルの記憶保持能力を試験する
ことができる半導体記憶装置を提供することを目的とす
る。 【構成】 ＥＣＬ型メモリセル１４〜１４と、該メモリ
セル１４〜１４に保持電流２３〜２３を流す保持電流源
１８〜１８と、を含む半導体記憶装置において、保持電
流源１８〜１８を流れる保持電流２３〜２３を遮断する
ように構成する。
リセルで構成される半導体記憶装置に関し、製造バラツ
キにかかわらずにメモリセルの記憶保持能力を試験する
ことができる半導体記憶装置を提供することを目的とす
る。 【構成】 ＥＣＬ型メモリセル１４〜１４と、該メモリ
セル１４〜１４に保持電流２３〜２３を流す保持電流源
１８〜１８と、を含む半導体記憶装置において、保持電
流源１８〜１８を流れる保持電流２３〜２３を遮断する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置特にＥ
ＣＬ型メモリセルで構成される半導体記憶装置に関す
る。
ＣＬ型メモリセルで構成される半導体記憶装置に関す
る。
【０００２】
【従来の技術】メモリセルは、α線やその他のノイズに
よる反転し易いという特性がある。そこで、メモリセル
の出荷時に予め試験を行って不良なメモリセルを発見
し、信頼性の高いメモリセルを供給できるようにしてい
る。
よる反転し易いという特性がある。そこで、メモリセル
の出荷時に予め試験を行って不良なメモリセルを発見
し、信頼性の高いメモリセルを供給できるようにしてい
る。
【０００３】上記メモリセルの出荷時の試験について説
明すると、メモリセルの電源電圧等を変化させることに
よりメモリセルの保持電流を減少させ、メモリセルが反
転し始めるときの電源電圧を求める。そして、このとき
の電源電圧がある規定を満たさない場合には、該メモリ
セルを不良品としていた。
明すると、メモリセルの電源電圧等を変化させることに
よりメモリセルの保持電流を減少させ、メモリセルが反
転し始めるときの電源電圧を求める。そして、このとき
の電源電圧がある規定を満たさない場合には、該メモリ
セルを不良品としていた。
【０００４】
【発明が解決しようとする課題】メモリセルが反転を始
めるときの電源電圧がそのままセルの記憶保持能力を表
しているとは限らない。すなわち、一般に、半導体記憶
装置では、これを構成する各素子に製造バラツキを持つ
ので、別々に製造された複数の記憶装置においては、同
一の電源条件に対して保持電流等のセルにかかる条件が
一定であるとは保証できない。一方、電源電圧を完全に
遮断すれば、製造バラツキによらず保持電流を遮断する
ことが可能であるが、現在、ｍＳ単位で電源をコントロ
ールできるＩＣテスタは存在しない。
めるときの電源電圧がそのままセルの記憶保持能力を表
しているとは限らない。すなわち、一般に、半導体記憶
装置では、これを構成する各素子に製造バラツキを持つ
ので、別々に製造された複数の記憶装置においては、同
一の電源条件に対して保持電流等のセルにかかる条件が
一定であるとは保証できない。一方、電源電圧を完全に
遮断すれば、製造バラツキによらず保持電流を遮断する
ことが可能であるが、現在、ｍＳ単位で電源をコントロ
ールできるＩＣテスタは存在しない。
【０００５】そこで、本発明の目的は、製造バラツキに
かかわらずにメモリセルの記憶保持能力を試験すること
ができる半導体記憶装置を提供することにある。
かかわらずにメモリセルの記憶保持能力を試験すること
ができる半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＥＣＬ型メモ
リセル１４〜１４と、該メモリセル１４〜１４に保持電
流２３〜２３を流す保持電流源１８〜１８と、を含む半
導体記憶装置において、前記保持電流源１８〜１８を流
れる保持電流２３〜２３を遮断する遮断回路２４を設け
たことを特徴とする。
リセル１４〜１４と、該メモリセル１４〜１４に保持電
流２３〜２３を流す保持電流源１８〜１８と、を含む半
導体記憶装置において、前記保持電流源１８〜１８を流
れる保持電流２３〜２３を遮断する遮断回路２４を設け
たことを特徴とする。
【０００７】
【作用】本発明において、外部入力信号により遮断回路
２４が作動すると、該遮断回路２４は保持電流源１８〜
１８を流れる保持電流を完全に遮断する。このとき、メ
モリセル１４〜１４の記憶保持時間を測定することによ
り、メモリセルの記憶保持能力を試験する。
２４が作動すると、該遮断回路２４は保持電流源１８〜
１８を流れる保持電流を完全に遮断する。このとき、メ
モリセル１４〜１４の記憶保持時間を測定することによ
り、メモリセルの記憶保持能力を試験する。
【０００８】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の実施例による半導体記
憶装置の回路構成が示されており、図１（Ａ）は、遮断
回路としてバイポーラトランジスタを用いた場合を示し
ている。
を説明する。図１には、本発明の実施例による半導体記
憶装置の回路構成が示されており、図１（Ａ）は、遮断
回路としてバイポーラトランジスタを用いた場合を示し
ている。
【０００９】図１（Ａ）において、ワード線１０〜１０
とビット線１２〜１２とは、直交配置されており、メモ
リセル１４〜１４は、ワード線１０〜１０及びビット線
１２〜１２に接続されている。メモリセル１４〜１４か
らの保持線１６は、保持電流源１８内のトランジスタ２
０のコレクタに接続されており、該トランジスタ２０の
ベースは、基準電位Ｖref に接続され、トランジスタ２
０のエミッタは、抵抗２２を介して接地されている。そ
して、トランジスタ２０がオン作動することにより、保
持線１６を介してメモリセル１４〜１４に保持電流２３
が流れ、これにより、メモリセル１４〜１４の記憶が保
持されることとなる。
とビット線１２〜１２とは、直交配置されており、メモ
リセル１４〜１４は、ワード線１０〜１０及びビット線
１２〜１２に接続されている。メモリセル１４〜１４か
らの保持線１６は、保持電流源１８内のトランジスタ２
０のコレクタに接続されており、該トランジスタ２０の
ベースは、基準電位Ｖref に接続され、トランジスタ２
０のエミッタは、抵抗２２を介して接地されている。そ
して、トランジスタ２０がオン作動することにより、保
持線１６を介してメモリセル１４〜１４に保持電流２３
が流れ、これにより、メモリセル１４〜１４の記憶が保
持されることとなる。
【００１０】上記保持電流源１８を流れる保持電流２３
を遮断するために、遮断回路２４が設けられており、こ
の遮断回路２４は、トランジスタ２６〜２６を含む。ト
ランジスタ２６〜２６のエミッタは、それぞれ保持電流
源１８〜１８内のトランジスタ２０と抵抗２２との結合
部に接続され、トランジスタ２６〜２６のコレクタは、
ＧＮＤに接続され、トランジスタ２６〜２６のベース
は、共通の外部入力端子２８に接続されている。
を遮断するために、遮断回路２４が設けられており、こ
の遮断回路２４は、トランジスタ２６〜２６を含む。ト
ランジスタ２６〜２６のエミッタは、それぞれ保持電流
源１８〜１８内のトランジスタ２０と抵抗２２との結合
部に接続され、トランジスタ２６〜２６のコレクタは、
ＧＮＤに接続され、トランジスタ２６〜２６のベース
は、共通の外部入力端子２８に接続されている。
【００１１】次に、作用を説明する。 ステップｉ） 外部入力端子２８の入力信号電位＜Ｖ
ref の場合 遮断回路２４内のトランジスタ２６〜２６はオフ状態で
あるので、保持電流源１８〜１８内のトランジスタ２０
〜２０はオン状態であり、メモリセル１４〜１４には保
持電流２３〜２３が流れ、メモリセル１４〜１４は通常
に動作する。この状態で全てのメモリセル１４〜１４に
データを書き込む。 ステップii） 外部入力端子２８の入力信号電位＞Ｖ
ref の場合 遮断回路２４内のトランジスタ２６〜２６はオン状態に
なるので、保持電流源１８〜１８内のトランジスタ２０
〜２０はオフ状態になり、メモリセル１４〜１４への保
持電流２３〜２３は遮断される。この時点から、各メモ
リセル１４〜１４は固有の時定数で放電を始め、メモリ
セル１４〜１４では、記憶保持能力の小さいものから反
転の可能性が大きくなる。 ステップiii ） 外部入力端子２８の入力信号電位＜Ｖ
ref の場合 遮断回路２４内のトランジスタ２６〜２６は再びオフ状
態になるので、保持電流源１８〜１８内のトランジスタ
２０〜２０はオン状態になり、メモリセル１４〜１４に
は、再び保持電流２３〜２３が流れ、メモリセル１４〜
１４は保持状態に復帰する。ここで、全てのメモリセル
１４〜１４のデータを読み出し、メモリセル１４〜１４
が反転したか否かを調べる。そして、前記ステップii）
での保持電流遮断時間を変化させることにより、最も反
転し易いメモリセルを発見し、その記憶保持能力を判定
できる。
ref の場合 遮断回路２４内のトランジスタ２６〜２６はオフ状態で
あるので、保持電流源１８〜１８内のトランジスタ２０
〜２０はオン状態であり、メモリセル１４〜１４には保
持電流２３〜２３が流れ、メモリセル１４〜１４は通常
に動作する。この状態で全てのメモリセル１４〜１４に
データを書き込む。 ステップii） 外部入力端子２８の入力信号電位＞Ｖ
ref の場合 遮断回路２４内のトランジスタ２６〜２６はオン状態に
なるので、保持電流源１８〜１８内のトランジスタ２０
〜２０はオフ状態になり、メモリセル１４〜１４への保
持電流２３〜２３は遮断される。この時点から、各メモ
リセル１４〜１４は固有の時定数で放電を始め、メモリ
セル１４〜１４では、記憶保持能力の小さいものから反
転の可能性が大きくなる。 ステップiii ） 外部入力端子２８の入力信号電位＜Ｖ
ref の場合 遮断回路２４内のトランジスタ２６〜２６は再びオフ状
態になるので、保持電流源１８〜１８内のトランジスタ
２０〜２０はオン状態になり、メモリセル１４〜１４に
は、再び保持電流２３〜２３が流れ、メモリセル１４〜
１４は保持状態に復帰する。ここで、全てのメモリセル
１４〜１４のデータを読み出し、メモリセル１４〜１４
が反転したか否かを調べる。そして、前記ステップii）
での保持電流遮断時間を変化させることにより、最も反
転し易いメモリセルを発見し、その記憶保持能力を判定
できる。
【００１２】上記図１（Ａ）では、遮断回路としてバイ
ポーラトランジスタを用いているが、遮断回路としてＭ
ＯＳトランジスタを用いることもでき、このＭＯＳトラ
ンジスタを用いた場合が図１（Ｂ）に示されている。
ポーラトランジスタを用いているが、遮断回路としてＭ
ＯＳトランジスタを用いることもでき、このＭＯＳトラ
ンジスタを用いた場合が図１（Ｂ）に示されている。
【００１３】図１（Ｂ）において、保持電流源１８は、
前記図１（Ａ）と同様に、トランジスタ２０及び抵抗２
２を含み、保持電流源１８を流れる保持電流２３を遮断
するために、遮断回路２４が設けられており、この遮断
回路２４は、ＭＯＳトランジスタ３０を含む。ＭＯＳト
ランジスタ３０は、そのソースが基準電位Ｖref に接続
され、そのゲートが外部入力端子２８に接続されてお
り、ＭＯＳトランジスタ３０のドレインは、保持電流源
１８内のトランジスタ２０のベースに接続されている。
前記図１（Ａ）と同様に、トランジスタ２０及び抵抗２
２を含み、保持電流源１８を流れる保持電流２３を遮断
するために、遮断回路２４が設けられており、この遮断
回路２４は、ＭＯＳトランジスタ３０を含む。ＭＯＳト
ランジスタ３０は、そのソースが基準電位Ｖref に接続
され、そのゲートが外部入力端子２８に接続されてお
り、ＭＯＳトランジスタ３０のドレインは、保持電流源
１８内のトランジスタ２０のベースに接続されている。
【００１４】そして、外部入力端子２８の入力信号電位
を変化させることによりＭＯＳトランジスタ３０をオン
オフ作動させ、トランジスタ２０をオンオフ作動させる
ことができるので、前記図１（Ａ）の場合と同様に、保
持電流源１８は、保持電流２３を流したり遮断したりす
ることが可能である。
を変化させることによりＭＯＳトランジスタ３０をオン
オフ作動させ、トランジスタ２０をオンオフ作動させる
ことができるので、前記図１（Ａ）の場合と同様に、保
持電流源１８は、保持電流２３を流したり遮断したりす
ることが可能である。
【００１５】
【発明の効果】以上説明したように、本発明によれば保
持電流源を流れる保持電流を遮断する遮断回路を設けて
いるので、保持電流を完全に遮断することが可能であ
る。これにより、メモリセルの記憶保持時間を測定で
き、製造バラツキにかかわらず、メモリセルの記憶保持
能力を試験することが可能である。
持電流源を流れる保持電流を遮断する遮断回路を設けて
いるので、保持電流を完全に遮断することが可能であ
る。これにより、メモリセルの記憶保持時間を測定で
き、製造バラツキにかかわらず、メモリセルの記憶保持
能力を試験することが可能である。
【図１】本発明の実施例による半導体記憶装置の回路構
成を示し、（Ａ），（Ｂ）は、それぞれ遮断回路として
バイポーラトランジスタを用いた場合、ＭＯＳトランジ
スタを用いた場合を示す。
成を示し、（Ａ），（Ｂ）は、それぞれ遮断回路として
バイポーラトランジスタを用いた場合、ＭＯＳトランジ
スタを用いた場合を示す。
１４〜１４…メモリセル １８〜１８…保持電流源 ２３〜２３…保持電流 ２４…遮断回路
Claims (1)
- 【請求項１】 ＥＣＬ型メモリセル（１４〜１４）と、
該メモリセル（１４〜１４）に保持電流（２３〜２３）
を流す保持電流源（１８〜１８）と、を含む半導体記憶
装置において、 前記保持電流源（１８〜１８）を流れる保持電流（２３
〜２３）を遮断する遮断回路（２４）を設けたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105667A JPH06314500A (ja) | 1993-05-06 | 1993-05-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105667A JPH06314500A (ja) | 1993-05-06 | 1993-05-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314500A true JPH06314500A (ja) | 1994-11-08 |
Family
ID=14413797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105667A Withdrawn JPH06314500A (ja) | 1993-05-06 | 1993-05-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059725A (ja) * | 2006-09-01 | 2008-03-13 | Fujitsu Ltd | 半導体装置 |
-
1993
- 1993-05-06 JP JP5105667A patent/JPH06314500A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059725A (ja) * | 2006-09-01 | 2008-03-13 | Fujitsu Ltd | 半導体装置 |
| US7805643B2 (en) | 2006-09-01 | 2010-09-28 | Fujitsu Semiconductor Limited | Non-volatile semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |