JP2830120B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2830120B2 JP2830120B2 JP1194942A JP19494289A JP2830120B2 JP 2830120 B2 JP2830120 B2 JP 2830120B2 JP 1194942 A JP1194942 A JP 1194942A JP 19494289 A JP19494289 A JP 19494289A JP 2830120 B2 JP2830120 B2 JP 2830120B2
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- JP
- Japan
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- circuit
- memory device
- semiconductor memory
- mos transistor
- roll call
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特に冗長回路を有
する半導体メモリ装置に関する。
する半導体メモリ装置に関する。
従来、この種の半導体メモリ装置のロールコール回路
には第４図に示すような回路がある。ロールコール回路
とは、正規メモリセル中に欠陥セルが存在する場合、こ
の欠陥セルを置換する冗長回路において、メモリテスト
システムなどによる評価時、冗長回路使用の有無を知る
ための回路である。本従来例は、ヒューズ回路63とロー
ルコール回路64とから構成されている。また、ヒューズ
回路63は、ヒューズ60と、ＮチャネルMOSトランジスタ6
1と、CMOSインバータ回路62とから構成され、ロールコ
ール回路64は、ＰチャネルMOSトランジスタ67,66とＮチ
ャネルMOSトランジスタ65とから構成されている。トラ
ンジスタ67のゲートには、▲▼信号入力端子68が
接続されている。
には第４図に示すような回路がある。ロールコール回路
とは、正規メモリセル中に欠陥セルが存在する場合、こ
の欠陥セルを置換する冗長回路において、メモリテスト
システムなどによる評価時、冗長回路使用の有無を知る
ための回路である。本従来例は、ヒューズ回路63とロー
ルコール回路64とから構成されている。また、ヒューズ
回路63は、ヒューズ60と、ＮチャネルMOSトランジスタ6
1と、CMOSインバータ回路62とから構成され、ロールコ
ール回路64は、ＰチャネルMOSトランジスタ67,66とＮチ
ャネルMOSトランジスタ65とから構成されている。トラ
ンジスタ67のゲートには、▲▼信号入力端子68が
接続されている。
次に、回路動作について説明する。まず、正規メモリ
セルに欠陥セルが存在し、冗長回路を使用する場合、ヒ
ューズ60をレーザ照射により切断する。ヒューズ60を切
断することにより、節点N41のレベルはハイレベルとな
り、MOSトランジスタ65は導通状態となる。これによ
り、半導体メモリ装置がアクティブ状態の時は、▲
▼（チップセレクト信号の遅延）信号がロウレベルと
なるので、MOSトランジスタ66,67及びMOSトランジスタ6
5が、すべて導通状態となり、ロールコール回路64に貫
通電流が流れる。また、半導体メモリ装置がスタンバイ
状態の時には、▲▼（チップセレクト信号の遅
延）信号はハイレベルとなり、MOSトランジスタ67が非
導通状態となり、貫通電流は流れなくなる。
セルに欠陥セルが存在し、冗長回路を使用する場合、ヒ
ューズ60をレーザ照射により切断する。ヒューズ60を切
断することにより、節点N41のレベルはハイレベルとな
り、MOSトランジスタ65は導通状態となる。これによ
り、半導体メモリ装置がアクティブ状態の時は、▲
▼（チップセレクト信号の遅延）信号がロウレベルと
なるので、MOSトランジスタ66,67及びMOSトランジスタ6
5が、すべて導通状態となり、ロールコール回路64に貫
通電流が流れる。また、半導体メモリ装置がスタンバイ
状態の時には、▲▼（チップセレクト信号の遅
延）信号はハイレベルとなり、MOSトランジスタ67が非
導通状態となり、貫通電流は流れなくなる。
次に、ヒューズ未切断の場合、すなわち冗長回路を使
用しない場合節点N41のレベルはロウレベルとなり、半
導体メモリ装置がアクティブ状態、スタンバイ状態のい
ずれの場合も、ロールコール回路64に貫通電流は流れな
い。
用しない場合節点N41のレベルはロウレベルとなり、半
導体メモリ装置がアクティブ状態、スタンバイ状態のい
ずれの場合も、ロールコール回路64に貫通電流は流れな
い。
このような回路において、冗長回路を使用した半導体
メモリ装置は、使用しない半導体メモリ装置と比較し
て、アクティブ時の電源電流がロールコール回路64で流
れる電流分だけ多くなる。これにより、冗長回路使用の
有無を調査することが可能となる。
メモリ装置は、使用しない半導体メモリ装置と比較し
て、アクティブ時の電源電流がロールコール回路64で流
れる電流分だけ多くなる。これにより、冗長回路使用の
有無を調査することが可能となる。
前述した従来の半導体メモリ装置は、冗長回路使用時
に動作時常にロールコール回路に電流が流れるため、動
作電流が増大するという欠点がある。
に動作時常にロールコール回路に電流が流れるため、動
作電流が増大するという欠点がある。
本発明の目的は、前記欠点が解決され、動作電流を増
大させることなく、冗長回路使用の有無を知りえるよう
にした半導体メモリ装置を提供することにある。
大させることなく、冗長回路使用の有無を知りえるよう
にした半導体メモリ装置を提供することにある。
本発明の構成は、冗長回路と、前記冗長回路による置
換の有無を知るロールコール回路とを備えた半導体メモ
リ装置において、電源投入時に前記ロールコール回路に
電流を流し、かつ通常動作時は前記ロールコール回路に
流れる電流をカットするようにライトイネーブル信号に
よって制御されるトランスファーゲート回路を設けたこ
とを特徴とする。
換の有無を知るロールコール回路とを備えた半導体メモ
リ装置において、電源投入時に前記ロールコール回路に
電流を流し、かつ通常動作時は前記ロールコール回路に
流れる電流をカットするようにライトイネーブル信号に
よって制御されるトランスファーゲート回路を設けたこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体メモリ装置を
示す回路である。
示す回路である。
第１図において、本実施例の半導体メモリ装置は、ヒ
ューズ回路11と、入力端子10のWE′（ライト・イネーブ
ル▲▼の逆相信号）信号によって制御されるトラン
スファーゲート回路12と、ロールコール回路13とを含
み、構成される。
ューズ回路11と、入力端子10のWE′（ライト・イネーブ
ル▲▼の逆相信号）信号によって制御されるトラン
スファーゲート回路12と、ロールコール回路13とを含
み、構成される。
ここで、ヒューズ回路11は、ヒューズ１と、Ｎチャネ
ルMOSトランジスタ３と、CMOSインバータ回路２とを有
する。また、トランスファーゲート回路12は、Ｐチャネ
ルMOSトランジスタ４及びＮチャネルMOSトランジスタ５
とで作られるトランスファーゲートと、CMOSインバータ
回路6,7,8と、WE′信号をゲート入力するＮチャネルMOS
トランジスタ９と、コンデンサ14とを有する。ロールコ
ール回路13は、ＰチャネルMOSトランジスタ15とＮチャ
ネルMOSトランジスタ16,17とを有する。
ルMOSトランジスタ３と、CMOSインバータ回路２とを有
する。また、トランスファーゲート回路12は、Ｐチャネ
ルMOSトランジスタ４及びＮチャネルMOSトランジスタ５
とで作られるトランスファーゲートと、CMOSインバータ
回路6,7,8と、WE′信号をゲート入力するＮチャネルMOS
トランジスタ９と、コンデンサ14とを有する。ロールコ
ール回路13は、ＰチャネルMOSトランジスタ15とＮチャ
ネルMOSトランジスタ16,17とを有する。
次に動作について説明する。まず、ヒューズ１の切断
時、即ち冗長回路使用時について考える。最初に、▲
▼信号をハイレベルにした状態で電源投入を行なう。
WE′（▲▼の逆相信号）信号は、ロウレベルである
ので、MOSトランジスタ９は非導通状態であり、CMOSイ
ンバータ回路7,8で構成されるラッチ回路の出力である
節点N12は、コンデンサ14によって決まる。この時の節
点N12の電位は、ハイレベルとなり、MOSトランジスタ5,
及びMOSトランジスタ４で構成されるトランスファーゲ
ートは、導通状態となり、節点N11のレベルは節点N13へ
伝達される。今、ヒューズ１の切断時を考えているの
で、節点N13のレベルはハイレベルとなり、MOSトランジ
スタ16は導通状態となり、ロールコール回路13に貫通電
流が流れる。次に▲▼信号をロウレベルにすると、
WE′信号はハイレベルとなり、MOSトランジスタ９は導
通状態となるので、ラッチ回路が反転し、節点N12がレ
ベルはロウレベルとなる。これにより、MOSトランジス
タ4,及びMOSトランジスタ５で構成されるトランスファ
ーゲートは非導通状態となり、節点N11と節点N13との伝
達経路は遮断される。節点N13のレベルは、MOSトランジ
スタ17（ON抵抗は十分小さいサイズに設定されている）
によってロウレベルとなり、ロールコール回路13には電
流が流れなくなる。
時、即ち冗長回路使用時について考える。最初に、▲
▼信号をハイレベルにした状態で電源投入を行なう。
WE′（▲▼の逆相信号）信号は、ロウレベルである
ので、MOSトランジスタ９は非導通状態であり、CMOSイ
ンバータ回路7,8で構成されるラッチ回路の出力である
節点N12は、コンデンサ14によって決まる。この時の節
点N12の電位は、ハイレベルとなり、MOSトランジスタ5,
及びMOSトランジスタ４で構成されるトランスファーゲ
ートは、導通状態となり、節点N11のレベルは節点N13へ
伝達される。今、ヒューズ１の切断時を考えているの
で、節点N13のレベルはハイレベルとなり、MOSトランジ
スタ16は導通状態となり、ロールコール回路13に貫通電
流が流れる。次に▲▼信号をロウレベルにすると、
WE′信号はハイレベルとなり、MOSトランジスタ９は導
通状態となるので、ラッチ回路が反転し、節点N12がレ
ベルはロウレベルとなる。これにより、MOSトランジス
タ4,及びMOSトランジスタ５で構成されるトランスファ
ーゲートは非導通状態となり、節点N11と節点N13との伝
達経路は遮断される。節点N13のレベルは、MOSトランジ
スタ17（ON抵抗は十分小さいサイズに設定されている）
によってロウレベルとなり、ロールコール回路13には電
流が流れなくなる。
次にヒューズ１の未切断時、すなわち冗長回路を使用
しない場合について考える。節点N11のレベルはロウレ
ベルとなり、MOSトランジスタ4,及びMOSトランジスタ５
で構成されるトランスファーゲートの導通，非導通に関
係なく、節点N13のレベルは常にロウレベルとな、ロー
ルコール回路13には電流は流れない。このような回路を
用いることにより、▲▼信号をハイレベルにした状
態で電源投入を行ない、▲▼信号がロウレベルにな
るまでの期間で電流測定を行なえば、冗長回路を使用し
た半導体メモリ装置はロールコール回路で流れる電流分
だけ、電源電流が増加するので、冗長回路使用の有無を
容易に判断できる。また、▲▼信号が一度でもロウ
レベルになれば、その後▲▼信号がハイレベル，ロ
ウレベルにかかわらず、ロールコール回路には電流が流
れなくなる事は明白である。即ち通常動作では、冗長回
路未使用の半導体メモリ装置と動作電流は同じであり、
冗長回路使用による電流増加はない。
しない場合について考える。節点N11のレベルはロウレ
ベルとなり、MOSトランジスタ4,及びMOSトランジスタ５
で構成されるトランスファーゲートの導通，非導通に関
係なく、節点N13のレベルは常にロウレベルとな、ロー
ルコール回路13には電流は流れない。このような回路を
用いることにより、▲▼信号をハイレベルにした状
態で電源投入を行ない、▲▼信号がロウレベルにな
るまでの期間で電流測定を行なえば、冗長回路を使用し
た半導体メモリ装置はロールコール回路で流れる電流分
だけ、電源電流が増加するので、冗長回路使用の有無を
容易に判断できる。また、▲▼信号が一度でもロウ
レベルになれば、その後▲▼信号がハイレベル，ロ
ウレベルにかかわらず、ロールコール回路には電流が流
れなくなる事は明白である。即ち通常動作では、冗長回
路未使用の半導体メモリ装置と動作電流は同じであり、
冗長回路使用による電流増加はない。
本実施例は、▲▼（ライトイネーブル信号）信号
によって制御されるトランスファーゲート回路12を有
し、半導体メモリ装置の動作電流を増加させる事なく冗
長回路使用の有無を知る事が可能である。
によって制御されるトランスファーゲート回路12を有
し、半導体メモリ装置の動作電流を増加させる事なく冗
長回路使用の有無を知る事が可能である。
第２図は本発明の第２の実施例の半導体メモリ装置を
示す回路である。第２図において、本実施例の半導体メ
モリ装置は、複数のプログラム回路21と、NOR回路22
と、トランスファーゲート回路23と、ロールコール回路
24とを含み、構成される。ｎ個からなるプログラム回路
21は、ヒューズ25と、ＮチャネルMOSトランジスタ26,2
9,30と、ＰチャネルMOSトランジスタ28,31と、CMOSイン
バータ回路27,32とを各々有する。トランスファーゲー
ト回路23は、CMOSインバータ回路35,36,37と、Ｎチャネ
ルMOSトランジスタ34,38と、ＰチャネルMOSトランジス
タ33と、コンデンサ40と、MOSトランジスタ38のゲート
に接続されたWE′信号入力端子39とを備えている。ロー
ルコール回路24は、ＮチャネルMOSトランジスタ42,43
と、ＰチャネルMOSトランジスタ41とを備えている。
示す回路である。第２図において、本実施例の半導体メ
モリ装置は、複数のプログラム回路21と、NOR回路22
と、トランスファーゲート回路23と、ロールコール回路
24とを含み、構成される。ｎ個からなるプログラム回路
21は、ヒューズ25と、ＮチャネルMOSトランジスタ26,2
9,30と、ＰチャネルMOSトランジスタ28,31と、CMOSイン
バータ回路27,32とを各々有する。トランスファーゲー
ト回路23は、CMOSインバータ回路35,36,37と、Ｎチャネ
ルMOSトランジスタ34,38と、ＰチャネルMOSトランジス
タ33と、コンデンサ40と、MOSトランジスタ38のゲート
に接続されたWE′信号入力端子39とを備えている。ロー
ルコール回路24は、ＮチャネルMOSトランジスタ42,43
と、ＰチャネルMOSトランジスタ41とを備えている。
本実施例が前記第１の実施例と異なる点は、冗長回路
使用時、評価時に置換された欠陥セルのアドレスの検出
を可能にしたことである。不良アドレス選択時、各プロ
グラム回路21の出力がロウレベルになるようにヒューズ
25を適宜切断する。これにより、不良アドレス選択時の
み、NOR回路22の出力がハイレベルとなる。その他の動
作については、第１の実施例と同じである。このように
することにより、通常動作では動作電流を増大させるこ
となく、不良アドレスを検出できる。
使用時、評価時に置換された欠陥セルのアドレスの検出
を可能にしたことである。不良アドレス選択時、各プロ
グラム回路21の出力がロウレベルになるようにヒューズ
25を適宜切断する。これにより、不良アドレス選択時の
み、NOR回路22の出力がハイレベルとなる。その他の動
作については、第１の実施例と同じである。このように
することにより、通常動作では動作電流を増大させるこ
となく、不良アドレスを検出できる。
第３図はロールコール回路を示す回路図である。
第３図において、第１図、第２図のロールコール回路
13,24の代りにMOSトランジスタ51,52だけでなく、イン
バータ回路50,NPNバイポーラトランジスタ53も使用して
いる。このようなBi−CMOS構造の半導体メモリ装置で
は、このような回路の方が面積的に有利である。
13,24の代りにMOSトランジスタ51,52だけでなく、イン
バータ回路50,NPNバイポーラトランジスタ53も使用して
いる。このようなBi−CMOS構造の半導体メモリ装置で
は、このような回路の方が面積的に有利である。
以上説明したように、本発明は、▲▼信号によっ
て制御されるトランスファーゲート回路を用いることに
より、動作電流を増大させることなく、冗長回路使用の
有無を知ることができるという効果がある。
て制御されるトランスファーゲート回路を用いることに
より、動作電流を増大させることなく、冗長回路使用の
有無を知ることができるという効果がある。
第１図は本発明の第１の実施例の半導体メモリ装置を示
す回路図、第２図は本発明の第２の実施例の半導体メモ
リ装置を示す回路図、第３図はロールコール回路を示す
回路図、第４図は従来の半導体メモリ装置を示す回路図
である。 3,5,9,16,17,26,29,30,34,38,42,43,52,61,65……Ｎチ
ャネルMOSトランジスタ、4,15,28,31,33,41,51,66,67…
…ＰチャネルMOSトランジスタ、1,25,60……ヒューズ、
2,6,7,8,27,32,35,36,37,62……CMOSインバータ回路、1
1,63……ヒューズ回路、12,23……トランスファーゲー
ト回路、13,24,64……ロールコール回路。
す回路図、第２図は本発明の第２の実施例の半導体メモ
リ装置を示す回路図、第３図はロールコール回路を示す
回路図、第４図は従来の半導体メモリ装置を示す回路図
である。 3,5,9,16,17,26,29,30,34,38,42,43,52,61,65……Ｎチ
ャネルMOSトランジスタ、4,15,28,31,33,41,51,66,67…
…ＰチャネルMOSトランジスタ、1,25,60……ヒューズ、
2,6,7,8,27,32,35,36,37,62……CMOSインバータ回路、1
1,63……ヒューズ回路、12,23……トランスファーゲー
ト回路、13,24,64……ロールコール回路。
Claims (1)
- 【請求項１】冗長回路と、前記冗長回路による置換の有
無を知るロールコール回路とを備えた半導体メモリ装置
において、電源投入時に前記ロールコール回路に電流を
流し、かつ通常動作時は前記ロールコール回路に流れる
電流をカットするようにライトイネーブル信号によって
制御されるトランスファーゲート回路を設けたことを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194942A JP2830120B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194942A JP2830120B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358398A JPH0358398A (ja) | 1991-03-13 |
| JP2830120B2 true JP2830120B2 (ja) | 1998-12-02 |
Family
ID=16332897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194942A Expired - Lifetime JP2830120B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830120B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
| JP2930029B2 (ja) * | 1996-09-20 | 1999-08-03 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2000149590A (ja) * | 1998-11-10 | 2000-05-30 | Oki Micro Design Co Ltd | 半導体記憶装置 |
-
1989
- 1989-07-26 JP JP1194942A patent/JP2830120B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358398A (ja) | 1991-03-13 |
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