JP2000149590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000149590A JP2000149590A JP10319587A JP31958798A JP2000149590A JP 2000149590 A JP2000149590 A JP 2000149590A JP 10319587 A JP10319587 A JP 10319587A JP 31958798 A JP31958798 A JP 31958798A JP 2000149590 A JP2000149590 A JP 2000149590A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 冗長使用の有無を容易に検出することが可能
な半導体記憶装置を提供する。 【解決手段】 メモリセルブロック２０−１〜２０−ｎ
と，メモリセルブロックに対応して備えられ冗長救済を
行うデコーダ回路１０−１〜１０−ｎと，冗長救済が行
われているかを判断するＲｏｌｌＣａｌｌ信号伝搬回路
１１０とを備えた半導体記憶装置１００において，各デ
コーダ回路は，冗長救済が行われている場合はＲｏｌｌ
Ｃａｌｌ信号伝搬回路にロウレベルのデコーダ信号ＦＣ
ｉを出力し，冗長救済が行われていない場合はＲｏｌｌ
Ｃａｌｌ信号伝搬回路にハイレベルのデコーダ信号を出
力し，ＲｏｌｌＣａｌｌ信号伝搬回路は，各デコーダ信
号のすべてがハイレベルであるときはハイレベルの判断
信号を出力し，各デコーダ信号のいずれかがロウレベル
であるときはロウレベルの判断信号を出力することを特
徴とする。
な半導体記憶装置を提供する。 【解決手段】 メモリセルブロック２０−１〜２０−ｎ
と，メモリセルブロックに対応して備えられ冗長救済を
行うデコーダ回路１０−１〜１０−ｎと，冗長救済が行
われているかを判断するＲｏｌｌＣａｌｌ信号伝搬回路
１１０とを備えた半導体記憶装置１００において，各デ
コーダ回路は，冗長救済が行われている場合はＲｏｌｌ
Ｃａｌｌ信号伝搬回路にロウレベルのデコーダ信号ＦＣ
ｉを出力し，冗長救済が行われていない場合はＲｏｌｌ
Ｃａｌｌ信号伝搬回路にハイレベルのデコーダ信号を出
力し，ＲｏｌｌＣａｌｌ信号伝搬回路は，各デコーダ信
号のすべてがハイレベルであるときはハイレベルの判断
信号を出力し，各デコーダ信号のいずれかがロウレベル
であるときはロウレベルの判断信号を出力することを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置に
かかり，特にシフト型冗長回路において，冗長を使用し
ているかを判別するためのＲｏｌｌＣａｌｌ回路を含む
半導体記憶装置に関する。
かかり，特にシフト型冗長回路において，冗長を使用し
ているかを判別するためのＲｏｌｌＣａｌｌ回路を含む
半導体記憶装置に関する。
【０００２】
【従来の技術】近年の半導体メモリの大規模化にともな
って，正規のメモリセルアレイの他に冗長メモリセルを
容易しておき，メモリセルに欠陥があった場合，用意し
ておいたメモリセルの範囲内で不良メモリセルを冗長メ
モリセルに置き換えて，不良チップを救済する方法が広
く実用化されている。かかる不良メモリセルを冗長メモ
リセルに置き換えるための冗長回路として，不良メモリ
セル以降のメモリセルが順次シフトされる，いわゆるシ
フト型の冗長回路が用いられている。
って，正規のメモリセルアレイの他に冗長メモリセルを
容易しておき，メモリセルに欠陥があった場合，用意し
ておいたメモリセルの範囲内で不良メモリセルを冗長メ
モリセルに置き換えて，不良チップを救済する方法が広
く実用化されている。かかる不良メモリセルを冗長メモ
リセルに置き換えるための冗長回路として，不良メモリ
セル以降のメモリセルが順次シフトされる，いわゆるシ
フト型の冗長回路が用いられている。
【０００３】従来のシフト型の冗長回路の一例として，
汎用ＤＲＡＭにおけるデコーダ回路９を，図１２〜図１
５を参照しながら説明する。デコーダ回路９は，図１２
に示したように，冗長ヒューズ１と，ＲｏｌｌＣａｌｌ
回路２と，カラムデコーダ３と，カラムデコーダ切替回
路４と，カラムドライバ５とにより主に構成されてい
る。
汎用ＤＲＡＭにおけるデコーダ回路９を，図１２〜図１
５を参照しながら説明する。デコーダ回路９は，図１２
に示したように，冗長ヒューズ１と，ＲｏｌｌＣａｌｌ
回路２と，カラムデコーダ３と，カラムデコーダ切替回
路４と，カラムドライバ５とにより主に構成されてい
る。
【０００４】冗長ヒューズ１は，切断可能なヒューズＦ
１〜Ｆ４を直列に接続したヒューズ配線ＦＬと，ヒュー
ズ配線ＦＬの一端に接続され，ヒューズ配線ＦＬに信号
を送出するためのヒューズドライバ６と，ヒューズ配線
ＦＬの他端に接続され，ヒューズ配線ＦＬの電位を保持
しておくためのヒューズクランプ７と，インバータＩＮ
Ｖ１〜ＩＮＶ４とにより主に構成されている。
１〜Ｆ４を直列に接続したヒューズ配線ＦＬと，ヒュー
ズ配線ＦＬの一端に接続され，ヒューズ配線ＦＬに信号
を送出するためのヒューズドライバ６と，ヒューズ配線
ＦＬの他端に接続され，ヒューズ配線ＦＬの電位を保持
しておくためのヒューズクランプ７と，インバータＩＮ
Ｖ１〜ＩＮＶ４とにより主に構成されている。
【０００５】インバータＩＮＶ１は，ヒューズＦ１，Ｆ
２間のヒューズノードＦＮ１を入力とし，ノードＮ１を
出力とする。インバータＩＮＶ２は，ヒューズＦ２，Ｆ
３間のヒューズノードＦＮ２を入力とし，ノードＮ２を
出力とする。インバータＩＮＶ３は，ヒューズＦ３，Ｆ
４間のヒューズノードＦＮ３を入力とし，ノードＮ３を
出力とする。インバータＩＮＶ４は，ヒューズＦ４，ヒ
ューズクランプ７間のヒューズノードＦＮ４を入力と
し，ノードＮ４を出力とする。インバータＩＮＶ１〜Ｉ
ＮＶ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ１の出力
となり，ＲｏｌｌＣａｌｌ回路２及び力ラムデコーダ切
替回路４に入力されている。
２間のヒューズノードＦＮ１を入力とし，ノードＮ１を
出力とする。インバータＩＮＶ２は，ヒューズＦ２，Ｆ
３間のヒューズノードＦＮ２を入力とし，ノードＮ２を
出力とする。インバータＩＮＶ３は，ヒューズＦ３，Ｆ
４間のヒューズノードＦＮ３を入力とし，ノードＮ３を
出力とする。インバータＩＮＶ４は，ヒューズＦ４，ヒ
ューズクランプ７間のヒューズノードＦＮ４を入力と
し，ノードＮ４を出力とする。インバータＩＮＶ１〜Ｉ
ＮＶ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ１の出力
となり，ＲｏｌｌＣａｌｌ回路２及び力ラムデコーダ切
替回路４に入力されている。
【０００６】ヒューズクランプ７は，図１４に示したよ
うに，電源に接続されたＰチャネルＭＯＳトランジスタ
（以下「ＰＭＯＳ」と称する。）７ａ及びＰＭＯＳ７ｂ
と，インバータ７ｃとにより主に構成されている。イネ
ーブル信号ＦＵＳＥ−ＥＮがロウレベルのときはＰＭＯ
Ｓ７ａがオンし，イネーブル信号ＦＵＳＥ−ＥＮがハイ
レベルのときは，インバータ７ｃを介してＰＭＯＳ７ｂ
がオンすることにより，ヒューズ配線ＦＬをハイレベル
に保持する。
うに，電源に接続されたＰチャネルＭＯＳトランジスタ
（以下「ＰＭＯＳ」と称する。）７ａ及びＰＭＯＳ７ｂ
と，インバータ７ｃとにより主に構成されている。イネ
ーブル信号ＦＵＳＥ−ＥＮがロウレベルのときはＰＭＯ
Ｓ７ａがオンし，イネーブル信号ＦＵＳＥ−ＥＮがハイ
レベルのときは，インバータ７ｃを介してＰＭＯＳ７ｂ
がオンすることにより，ヒューズ配線ＦＬをハイレベル
に保持する。
【０００７】ＲｏｌｌＣａｌｌ回路２は，冗長救済が行
われているかを調べるための回路である。ＲｏｌｌＣａ
ｌｌ回路２は，ＲｏｌｌＣａｌｌ回路２の出力ＲＣＹを
出力する配線ＦＬ２と，冗長ヒューズ１の出力Ｎ１〜Ｎ
４を入力とするインバータＩＮＶ２１〜ＩＮＶ２４と，
インバータＩＮＶ２１〜ＩＮＶ２４の出力Ｎ９〜Ｎ１２
を入力とするＮｃｈトランジスタＮＴ３，ＮＴ６，ＮＴ
９，ＮＴ１２と，電源に接続されたＮｃｈトランジスタ
ＮＴ２と，１つ上流のヒューズの出力Ｎ１〜Ｎ３を入力
とするＮｃｈトランジスタＮＴ５，ＮＴ８，ＮＴ１１
と，後述するカラムデコーダ３のＮＡＮＤ素子ＮＡＮＤ
１３〜ＮＡＮＤ１６の出力Ｎ１３〜Ｎ１６を入力とする
インバータＩＮＶ２５〜ＩＮＶ２８と，インバータＩＮ
Ｖ２５〜ＩＮＶ２８の出力Ｎ５〜Ｎ８を入力とするＮｃ
ｈトランジスタＮＴ１，ＮＴ４，ＮＴ７，ＮＴ１０と，
出力ＲＣＹの電位を保持しておくためのＲｏｌｌＣａｌ
ｌクランプ回路８とにより主に構成されている。ここ
で，ＮｃｈトランジスタＮＴ１〜ＮＴ３，ＮＴ４〜ＮＴ
６，ＮＴ７〜ＮＴ９，ＮＴ１０〜ＮＴ１２はそれぞれ３
段直列に接続されており，両端のノードは一方がＧＮＤ
に，他方が出力ＲＣＹに接続されている。
われているかを調べるための回路である。ＲｏｌｌＣａ
ｌｌ回路２は，ＲｏｌｌＣａｌｌ回路２の出力ＲＣＹを
出力する配線ＦＬ２と，冗長ヒューズ１の出力Ｎ１〜Ｎ
４を入力とするインバータＩＮＶ２１〜ＩＮＶ２４と，
インバータＩＮＶ２１〜ＩＮＶ２４の出力Ｎ９〜Ｎ１２
を入力とするＮｃｈトランジスタＮＴ３，ＮＴ６，ＮＴ
９，ＮＴ１２と，電源に接続されたＮｃｈトランジスタ
ＮＴ２と，１つ上流のヒューズの出力Ｎ１〜Ｎ３を入力
とするＮｃｈトランジスタＮＴ５，ＮＴ８，ＮＴ１１
と，後述するカラムデコーダ３のＮＡＮＤ素子ＮＡＮＤ
１３〜ＮＡＮＤ１６の出力Ｎ１３〜Ｎ１６を入力とする
インバータＩＮＶ２５〜ＩＮＶ２８と，インバータＩＮ
Ｖ２５〜ＩＮＶ２８の出力Ｎ５〜Ｎ８を入力とするＮｃ
ｈトランジスタＮＴ１，ＮＴ４，ＮＴ７，ＮＴ１０と，
出力ＲＣＹの電位を保持しておくためのＲｏｌｌＣａｌ
ｌクランプ回路８とにより主に構成されている。ここ
で，ＮｃｈトランジスタＮＴ１〜ＮＴ３，ＮＴ４〜ＮＴ
６，ＮＴ７〜ＮＴ９，ＮＴ１０〜ＮＴ１２はそれぞれ３
段直列に接続されており，両端のノードは一方がＧＮＤ
に，他方が出力ＲＣＹに接続されている。
【０００８】ＲｏｌｌＣａｌｌクランプ８は，図１５に
示したように，電源に接続されたＰチャネルＭＯＳトラ
ンジスタ８ａ及びＰＭＯＳ８ｂと，インバータ８ｃとに
より主に構成されている。イネーブル信号ＲＣＹ−ＥＮ
がロウレベルのときはＰＭＯＳ８ａがオンし，イネーブ
ル信号がハイレベルのときは，インバータ８ｃを介して
ＰＭＯＳ８ｂがオンすることにより，ヒューズ配線ＦＬ
２をハイレベルに保持する。
示したように，電源に接続されたＰチャネルＭＯＳトラ
ンジスタ８ａ及びＰＭＯＳ８ｂと，インバータ８ｃとに
より主に構成されている。イネーブル信号ＲＣＹ−ＥＮ
がロウレベルのときはＰＭＯＳ８ａがオンし，イネーブ
ル信号がハイレベルのときは，インバータ８ｃを介して
ＰＭＯＳ８ｂがオンすることにより，ヒューズ配線ＦＬ
２をハイレベルに保持する。
【０００９】カラムデコーダ３は，カラムアドレスをデ
コードするためのＮＡＮＤ素子ＮＡＮＤ１３〜ＮＡＮＤ
１６により構成されている。ＮＡＮＤ素子ＮＡＮＤ１３
〜ＮＡＮＤ１６の出力は，上述したように，ＲｏｌｌＣ
ａｌｌ回路２に入力され，インバータ素子ＩＮＶ２５〜
ＩＮＶ２８を介して，ＮｃｈトランジスタＮＴ１，ＮＴ
４，ＮＴ７，ＮＴ１０に入力されている。さらに，ＮＡ
ＮＤ素子ＮＡＮＤ１３〜ＮＡＮＤ１６の出力は，後述の
カラムデコーダ切替回路４に入力されている。
コードするためのＮＡＮＤ素子ＮＡＮＤ１３〜ＮＡＮＤ
１６により構成されている。ＮＡＮＤ素子ＮＡＮＤ１３
〜ＮＡＮＤ１６の出力は，上述したように，ＲｏｌｌＣ
ａｌｌ回路２に入力され，インバータ素子ＩＮＶ２５〜
ＩＮＶ２８を介して，ＮｃｈトランジスタＮＴ１，ＮＴ
４，ＮＴ７，ＮＴ１０に入力されている。さらに，ＮＡ
ＮＤ素子ＮＡＮＤ１３〜ＮＡＮＤ１６の出力は，後述の
カラムデコーダ切替回路４に入力されている。
【００１０】カラムデコーダ切替回路４は，上述した冗
長ヒューズ１の出力Ｎ１〜Ｎ４により，カラムデコーダ
３の出力先を切り替えるためのインバータＩＮＶ５〜Ｉ
ＮＶ８及びトランスファゲートＴ１〜Ｔ８と，トランス
ファゲートＴ１〜Ｔ８を介した信号を後述するカラムド
ライバ５に出力する配線上に設けられたインバータＩＮ
Ｖ９〜ＩＮＶ１３とにより主に構成されている。
長ヒューズ１の出力Ｎ１〜Ｎ４により，カラムデコーダ
３の出力先を切り替えるためのインバータＩＮＶ５〜Ｉ
ＮＶ８及びトランスファゲートＴ１〜Ｔ８と，トランス
ファゲートＴ１〜Ｔ８を介した信号を後述するカラムド
ライバ５に出力する配線上に設けられたインバータＩＮ
Ｖ９〜ＩＮＶ１３とにより主に構成されている。
【００１１】カラムデコーダ３内のＮＡＮＤ素子ＮＡＮ
Ｄ１３の選択デコーダ出力Ｎ１３は，冗長ヒューズ１の
出力であるノードＮ１がハイレベルであれば，トランス
ファゲートＴ１がオンすることにより，トランスファゲ
ートＴ１，インバータＩＮＶ９を介してノードＮ１７に
出力され，ノードＮ１がロウレベルであれば，インバー
タＩＮＶ５を介してトランスファゲートＴ２がオンする
ことにより，トランスファゲートＴ２，インバータＩＮ
Ｖ１０を介してノードＮ１８に出力される。
Ｄ１３の選択デコーダ出力Ｎ１３は，冗長ヒューズ１の
出力であるノードＮ１がハイレベルであれば，トランス
ファゲートＴ１がオンすることにより，トランスファゲ
ートＴ１，インバータＩＮＶ９を介してノードＮ１７に
出力され，ノードＮ１がロウレベルであれば，インバー
タＩＮＶ５を介してトランスファゲートＴ２がオンする
ことにより，トランスファゲートＴ２，インバータＩＮ
Ｖ１０を介してノードＮ１８に出力される。
【００１２】以下同様に，ＮＡＮＤ素子ＮＡＮＤ１４の
選択デコーダ出力Ｎ１４は，冗長ヒューズ１の出力であ
るノードＮ２がハイレベルであれば，トランスファゲー
トＴ３がオンすることにより，トランスファゲートＴ
３，インバータＩＮＶ１０を介してノードＮ１８に出力
され，ノードＮ２がロウレベルであれば，インバータＩ
ＮＶ６を介してトランスファゲートＴ４がオンすること
により，トランスファゲートＴ４，インバータＩＮＶ１
１を介してノードＮ１９に出力される。
選択デコーダ出力Ｎ１４は，冗長ヒューズ１の出力であ
るノードＮ２がハイレベルであれば，トランスファゲー
トＴ３がオンすることにより，トランスファゲートＴ
３，インバータＩＮＶ１０を介してノードＮ１８に出力
され，ノードＮ２がロウレベルであれば，インバータＩ
ＮＶ６を介してトランスファゲートＴ４がオンすること
により，トランスファゲートＴ４，インバータＩＮＶ１
１を介してノードＮ１９に出力される。
【００１３】ＮＡＮＤ素子ＮＡＮＤ１５の選択デコーダ
出力Ｎ１５は，冗長ヒューズ１の出力であるノードＮ３
がハイレベルであれば，トランスファゲートＴ５がオン
することにより，トランスファゲートＴ５，インバータ
ＩＮＶ１１を介してノードＮ１９に出力され，ノードＮ
３がロウレベルであれば，インバータＩＮＶ７を介して
トランスファゲートＴ６がオンすることにより，トラン
スファゲートＴ６，インバータＩＮＶ１２を介してノー
ドＮ２０に出力される。
出力Ｎ１５は，冗長ヒューズ１の出力であるノードＮ３
がハイレベルであれば，トランスファゲートＴ５がオン
することにより，トランスファゲートＴ５，インバータ
ＩＮＶ１１を介してノードＮ１９に出力され，ノードＮ
３がロウレベルであれば，インバータＩＮＶ７を介して
トランスファゲートＴ６がオンすることにより，トラン
スファゲートＴ６，インバータＩＮＶ１２を介してノー
ドＮ２０に出力される。
【００１４】ＮＡＮＤ素子ＮＡＮＤ１６の選択デコーダ
出力Ｎ１６は，冗長ヒューズ１の出力であるノードＮ４
がハイレベルであれば，トランスファゲートＴ７がオン
することにより，トランスファゲートＴ７，インバータ
ＩＮＶ１２を介してノードＮ２０に出力され，ノードＮ
４がロウレベルであれば，インバータＩＮＶ８を介して
トランスファゲートＴ８がオンすることにより，トラン
スファゲートＴ８，インバータＩＮＶ１３を介してノー
ド２１に出力される。インバータＩＮＶ９〜ＩＮＶ１３
の出力Ｎ１７〜Ｎ２１がカラムデコーダ切替回路４の出
力となり，力ラムドライバ５に入力される。
出力Ｎ１６は，冗長ヒューズ１の出力であるノードＮ４
がハイレベルであれば，トランスファゲートＴ７がオン
することにより，トランスファゲートＴ７，インバータ
ＩＮＶ１２を介してノードＮ２０に出力され，ノードＮ
４がロウレベルであれば，インバータＩＮＶ８を介して
トランスファゲートＴ８がオンすることにより，トラン
スファゲートＴ８，インバータＩＮＶ１３を介してノー
ド２１に出力される。インバータＩＮＶ９〜ＩＮＶ１３
の出力Ｎ１７〜Ｎ２１がカラムデコーダ切替回路４の出
力となり，力ラムドライバ５に入力される。
【００１５】カラムドライバ５は，カラムデコーダ切替
回路４により転送されたデコーダの出力を基に，最終の
デコードを行うためのＮＡＮＤ素子ＮＡＮＤ５１〜ＮＡ
ＮＤ６０と，カラム線を駆動するためのインバータＩＮ
Ｖ５１〜ＩＮＶ６０とにより主に構成されている。通
常，カラム線は，配線容量等負荷が大きいために，直接
デコーダの出力で駆動することはできない。そこで，デ
コーダの出力を受けて実際にカラム線を駆動するための
素子としてＮＡＮＤ素子ＮＡＮＤ５１〜ＮＡＮＤ６０及
びインバータＩＮＶ５１〜ＩＮＶ６０がカラムドライバ
として備えられている。
回路４により転送されたデコーダの出力を基に，最終の
デコードを行うためのＮＡＮＤ素子ＮＡＮＤ５１〜ＮＡ
ＮＤ６０と，カラム線を駆動するためのインバータＩＮ
Ｖ５１〜ＩＮＶ６０とにより主に構成されている。通
常，カラム線は，配線容量等負荷が大きいために，直接
デコーダの出力で駆動することはできない。そこで，デ
コーダの出力を受けて実際にカラム線を駆動するための
素子としてＮＡＮＤ素子ＮＡＮＤ５１〜ＮＡＮＤ６０及
びインバータＩＮＶ５１〜ＩＮＶ６０がカラムドライバ
として備えられている。
【００１６】カラムデコーダ切替回路４の出力Ｎ１７ハ
イレベルである場合，カラムアドレスＡＹ０Ｂがハイレ
ベルのときは，ＮＡＮＤ素子ＮＡＮＤ５１がロウレベル
となりインバータＩＮＶ５１によりノーマルカラム線Ｃ
Ｌ０が駆動される。一方，カラムアドレスＡＹ０がハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５２がロウレベ
ルとなりインバータＩＮＶ５２によりノーマルカラム線
ＣＬ１が駆動される。
イレベルである場合，カラムアドレスＡＹ０Ｂがハイレ
ベルのときは，ＮＡＮＤ素子ＮＡＮＤ５１がロウレベル
となりインバータＩＮＶ５１によりノーマルカラム線Ｃ
Ｌ０が駆動される。一方，カラムアドレスＡＹ０がハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５２がロウレベ
ルとなりインバータＩＮＶ５２によりノーマルカラム線
ＣＬ１が駆動される。
【００１７】以下同様に，カラムデコーダ切替回路４の
出力Ｎ１８がハイレベルである場合，カラムアドレスＡ
Ｙ０Ｂがハイレベルのときは，ＮＡＮＤ素子ＮＡＮＤ５
３がロウレベルとなりインバータＩＮＶ５３によりノー
マルカラム線ＣＬ２が駆動される。一方，カラムアドレ
スＡＹ０がハイレベルのときは，ＮＡＮＤ素子ＮＡＮＤ
５４がロウレベルとなりインバータＩＮＶ５４によりノ
ーマルカラム線ＣＬ３が駆動される。
出力Ｎ１８がハイレベルである場合，カラムアドレスＡ
Ｙ０Ｂがハイレベルのときは，ＮＡＮＤ素子ＮＡＮＤ５
３がロウレベルとなりインバータＩＮＶ５３によりノー
マルカラム線ＣＬ２が駆動される。一方，カラムアドレ
スＡＹ０がハイレベルのときは，ＮＡＮＤ素子ＮＡＮＤ
５４がロウレベルとなりインバータＩＮＶ５４によりノ
ーマルカラム線ＣＬ３が駆動される。
【００１８】カラムデコーダ切替回路４の出力Ｎ１９が
ハイレベルである場合，カラムアドレスＡＹ０Ｂがハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５５がロウレベ
ルとなりインバータＩＮＶ５５によりノーマルカラム線
ＣＬ３が駆動される。一方，カラムアドレスＡＹ０がハ
イレベルのときは，ＮＡＮＤ素子ＮＡＮＤ５６がロウレ
ベルとなりインバータＩＮＶ５６によりノーマルカラム
線ＣＬ５が駆動される。
ハイレベルである場合，カラムアドレスＡＹ０Ｂがハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５５がロウレベ
ルとなりインバータＩＮＶ５５によりノーマルカラム線
ＣＬ３が駆動される。一方，カラムアドレスＡＹ０がハ
イレベルのときは，ＮＡＮＤ素子ＮＡＮＤ５６がロウレ
ベルとなりインバータＩＮＶ５６によりノーマルカラム
線ＣＬ５が駆動される。
【００１９】カラムデコーダ切替回路４の出力Ｎ２０が
ハイレベルである場合，カラムアドレスＡＹ０Ｂがハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５７がロウレベ
ルとなりインバータＩＮＶ５７によりノーマルカラム線
ＣＬ６が駆動される。一方，カラムアドレスＡＹ０がハ
イレベルのときは，ＮＡＮＤ素子ＮＡＮＤ５８がロウレ
ベルとなりインバータＩＮＶ５８によりノーマルカラム
線ＣＬ７が駆動される。
ハイレベルである場合，カラムアドレスＡＹ０Ｂがハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５７がロウレベ
ルとなりインバータＩＮＶ５７によりノーマルカラム線
ＣＬ６が駆動される。一方，カラムアドレスＡＹ０がハ
イレベルのときは，ＮＡＮＤ素子ＮＡＮＤ５８がロウレ
ベルとなりインバータＩＮＶ５８によりノーマルカラム
線ＣＬ７が駆動される。
【００２０】カラムデコーダ切替回路４の出力Ｎ２１が
ハイレベルである場合，カラムアドレスＡＹ０Ｂがハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５９がロウレベ
ルとなりインバータＩＮＶ５９により冗長カラム線ＲＣ
Ｌ０が駆動される。一方，カラムアドレスＡＹ０がハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ６０がロウレベ
ルとなりインバータＩＮＶ６０により冗長カラム線ＲＣ
Ｌ１が駆動される。
ハイレベルである場合，カラムアドレスＡＹ０Ｂがハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ５９がロウレベ
ルとなりインバータＩＮＶ５９により冗長カラム線ＲＣ
Ｌ０が駆動される。一方，カラムアドレスＡＹ０がハイ
レベルのときは，ＮＡＮＤ素子ＮＡＮＤ６０がロウレベ
ルとなりインバータＩＮＶ６０により冗長カラム線ＲＣ
Ｌ１が駆動される。
【００２１】上述の冗長回路９が備えられた半導体記憶
装置５００の回路構成を，図１３を参照しながら説明す
る。デコーダ回路９は，冗長を有したメモリセルブロッ
ク２０に対応して設けられており，各デコーダ回路９内
のＲｏｌｌＣａｌｌ回路２の出力ＲＣＹは直列に接続さ
れている。
装置５００の回路構成を，図１３を参照しながら説明す
る。デコーダ回路９は，冗長を有したメモリセルブロッ
ク２０に対応して設けられており，各デコーダ回路９内
のＲｏｌｌＣａｌｌ回路２の出力ＲＣＹは直列に接続さ
れている。
【００２２】次に，上記のように構成される従来の冗長
回路５００の動作を，図１６を参照しながら説明する。
まず，ヒューズを切断していない場合，すなわち，冗長
カラム線ＲＣＬ０，ＲＣＬ１を使用しない場合につい
て，図１６を参照しながら説明する。
回路５００の動作を，図１６を参照しながら説明する。
まず，ヒューズを切断していない場合，すなわち，冗長
カラム線ＲＣＬ０，ＲＣＬ１を使用しない場合につい
て，図１６を参照しながら説明する。
【００２３】カラムデコーダを使用できるようにするた
めのヒューズイネーブル信号ＦＵＳＥ−ＥＮがロウレベ
ルからハイレベルに変化すると，ヒューズ配線ＦＬ上の
ヒューズノードＦＮ１〜ＦＮ４がハイレベルからロウレ
ベルとなり，さらに，インバータＩＮＶ１〜ＩＮＶ４を
介すことにより，冗長ヒューズ１の出力であるノードＮ
１〜Ｎ４はロウレベルからハイレベルとなる。従って，
力ラムデコーダ切替回路４内のトランスファゲートのう
ち，Ｔ１，Ｔ３，Ｔ５，Ｔ７がオンする。なお，本明細
書中において，上述のようにノードＮ１〜Ｎ４をハイレ
ベルにすることによりオンするトランスファゲートＴ
１，Ｔ３，Ｔ５，Ｔ７を「上側のトランスファゲート」
と称し，ノードＮ１〜Ｎ４をロウレベルにすることによ
りオンするトランスファゲートＴ２，Ｔ４，Ｔ６，Ｔ８
を「下側のトランスファゲート」と称することにする。
めのヒューズイネーブル信号ＦＵＳＥ−ＥＮがロウレベ
ルからハイレベルに変化すると，ヒューズ配線ＦＬ上の
ヒューズノードＦＮ１〜ＦＮ４がハイレベルからロウレ
ベルとなり，さらに，インバータＩＮＶ１〜ＩＮＶ４を
介すことにより，冗長ヒューズ１の出力であるノードＮ
１〜Ｎ４はロウレベルからハイレベルとなる。従って，
力ラムデコーダ切替回路４内のトランスファゲートのう
ち，Ｔ１，Ｔ３，Ｔ５，Ｔ７がオンする。なお，本明細
書中において，上述のようにノードＮ１〜Ｎ４をハイレ
ベルにすることによりオンするトランスファゲートＴ
１，Ｔ３，Ｔ５，Ｔ７を「上側のトランスファゲート」
と称し，ノードＮ１〜Ｎ４をロウレベルにすることによ
りオンするトランスファゲートＴ２，Ｔ４，Ｔ６，Ｔ８
を「下側のトランスファゲート」と称することにする。
【００２４】上側のトランスファゲートＴ１，Ｔ３，Ｔ
５，Ｔ７がオンした後，例えば，カラムデコーダにより
カラムデコーダの出力Ｎ１３が選択されてロウレベルに
なったとすると，トランスファゲートＴ１を通ってノー
ドＮ１７がハイレベルとなる。次いで，カラムアドレス
ＡＹ０Ｂがハイレベルになるとカラム線ＣＬ０がロウレ
ベルからハイレベルとなる。同様に，ノードＮ１８〜Ｎ
２０がハイレベルとなり，ノードＮ２１はハイレベルと
ならないため，ヒューズを切断していない場合は，ノー
マルカラム線ＣＬ０〜ＣＬ７のみ使用されることにな
る。
５，Ｔ７がオンした後，例えば，カラムデコーダにより
カラムデコーダの出力Ｎ１３が選択されてロウレベルに
なったとすると，トランスファゲートＴ１を通ってノー
ドＮ１７がハイレベルとなる。次いで，カラムアドレス
ＡＹ０Ｂがハイレベルになるとカラム線ＣＬ０がロウレ
ベルからハイレベルとなる。同様に，ノードＮ１８〜Ｎ
２０がハイレベルとなり，ノードＮ２１はハイレベルと
ならないため，ヒューズを切断していない場合は，ノー
マルカラム線ＣＬ０〜ＣＬ７のみ使用されることにな
る。
【００２５】次に，冗長カラム線を使用する場合につい
て，図１７を参照しながら説明する。一例として，ヒュ
ーズＦ２を切断したときの動作を説明する。イネーブル
信号ＦＵＳＥ−ＥＮがロウレベルからハイレベルになる
とヒューズノードＦＮ１はロウレベルとなり，ノードＮ
１はハイレベルとなるが，ヒューズＦ２が切断されてい
るため，ヒューズクランプ７により，ヒューズノードＦ
Ｎ２〜ＦＮ４はハイレベルに保持され，ノードＮ２〜Ｎ
４はロウレベルに保持される。従って，トランスファゲ
ートＴ１，Ｔ４，Ｔ６，Ｔ８がオンする。従って，ノー
マルカラム線ＣＬ２，ＣＬ３は使用されず，トランスフ
ァゲートＴ８がオンすることにより，ノードＮ２１がハ
イレベルとなり，冗長カラム線ＲＣＬ０，ＲＣＬ１が使
用されることになる。
て，図１７を参照しながら説明する。一例として，ヒュ
ーズＦ２を切断したときの動作を説明する。イネーブル
信号ＦＵＳＥ−ＥＮがロウレベルからハイレベルになる
とヒューズノードＦＮ１はロウレベルとなり，ノードＮ
１はハイレベルとなるが，ヒューズＦ２が切断されてい
るため，ヒューズクランプ７により，ヒューズノードＦ
Ｎ２〜ＦＮ４はハイレベルに保持され，ノードＮ２〜Ｎ
４はロウレベルに保持される。従って，トランスファゲ
ートＴ１，Ｔ４，Ｔ６，Ｔ８がオンする。従って，ノー
マルカラム線ＣＬ２，ＣＬ３は使用されず，トランスフ
ァゲートＴ８がオンすることにより，ノードＮ２１がハ
イレベルとなり，冗長カラム線ＲＣＬ０，ＲＣＬ１が使
用されることになる。
【００２６】同様に，ノーマルカラム線ＣＬ０，ＣＬ１
を冗長救済するには，ヒューズＦ１を切断すればよく，
ノーマルカラム線ＣＬ４，ＣＬ５を冗長救済するには，
ヒューズＦ３を切断すればよく，ノーマルカラム線ＣＬ
６，ＣＬ７を冗長救済するには，ヒューズＦ４を切断す
ればよい。このように，ヒューズを切断した場合には，
カラム線が一つシフトし，冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
を冗長救済するには，ヒューズＦ１を切断すればよく，
ノーマルカラム線ＣＬ４，ＣＬ５を冗長救済するには，
ヒューズＦ３を切断すればよく，ノーマルカラム線ＣＬ
６，ＣＬ７を冗長救済するには，ヒューズＦ４を切断す
ればよい。このように，ヒューズを切断した場合には，
カラム線が一つシフトし，冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
【００２７】上述のヒューズＦ２を切断することにより
冗長カラム線を使用した場合におけるＲｏｌｌＣａｌｌ
回路２の動作について説明する。選択されたカラムデコ
ーダの出力ノードＮ１４を入力とするインバータＩＮＶ
２６の出力ノードＮ６がハイレベルになり，出力ノード
Ｎ６を入力とするＮｃｈトランジスタＮＴ４がオンす
る。また，ヒューズＦ１の出力ノードＮ１はハイレベル
になっており，出力ノードＮ１を入力とするＮｃｈトラ
ンジスタＮＴ５もオンしている。さらに，ヒューズＦ２
の出力ノードＮ２はロウレベルになっており，出力ノー
ドＮ２を入力とするインバータＩＮＶ２２の出力ノード
Ｎ１０を入力とするＮｃｈトランジスタＮＴ６もオンし
ている。
冗長カラム線を使用した場合におけるＲｏｌｌＣａｌｌ
回路２の動作について説明する。選択されたカラムデコ
ーダの出力ノードＮ１４を入力とするインバータＩＮＶ
２６の出力ノードＮ６がハイレベルになり，出力ノード
Ｎ６を入力とするＮｃｈトランジスタＮＴ４がオンす
る。また，ヒューズＦ１の出力ノードＮ１はハイレベル
になっており，出力ノードＮ１を入力とするＮｃｈトラ
ンジスタＮＴ５もオンしている。さらに，ヒューズＦ２
の出力ノードＮ２はロウレベルになっており，出力ノー
ドＮ２を入力とするインバータＩＮＶ２２の出力ノード
Ｎ１０を入力とするＮｃｈトランジスタＮＴ６もオンし
ている。
【００２８】上述のように，ＲｏｌｌＣａｌｌ回路２に
入力されるノードＮ１〜Ｎ４において，上流に接続され
たノードがハイレベルであり，下流に接続されたノード
がロウレベルとなる部分に配されたＮｃｈトランジスタ
のみがすべてオンする。３段直列に接続されたＮｃｈト
ランジスタがすべてオンすることにより，ＲｏｌｌＣａ
ｌｌ回路２の出力である出力ＲＣＹはロウレベルに引か
れ，イネーブル信号ＲＣＹ−ＥＮがハイレベルからロウ
レベルになると，ＲｏｌｌＣａｌｌクランプ８によっ
て，出力ＲＣＹはロウレベルからハイレベルになる。よ
って，出力ＲＣＹをモニタすることで，出力ＲＣＹがロ
ウレベルになった時にアドレスは冗長を使用しているこ
とが分かる。
入力されるノードＮ１〜Ｎ４において，上流に接続され
たノードがハイレベルであり，下流に接続されたノード
がロウレベルとなる部分に配されたＮｃｈトランジスタ
のみがすべてオンする。３段直列に接続されたＮｃｈト
ランジスタがすべてオンすることにより，ＲｏｌｌＣａ
ｌｌ回路２の出力である出力ＲＣＹはロウレベルに引か
れ，イネーブル信号ＲＣＹ−ＥＮがハイレベルからロウ
レベルになると，ＲｏｌｌＣａｌｌクランプ８によっ
て，出力ＲＣＹはロウレベルからハイレベルになる。よ
って，出力ＲＣＹをモニタすることで，出力ＲＣＹがロ
ウレベルになった時にアドレスは冗長を使用しているこ
とが分かる。
【００２９】
【発明が解決しようとする課題】ところで，従来の冗長
回路５００の場合では，ヒューズと同数のＲｏｌｌＣａ
ｌｌ回路を接続する必要がある。さらに，ＲｏｌｌＣａ
ｌｌ回路の出力信号ＲＣＹをコントロールするためにＲ
ｏｌｌＣａｌｌクランプも必要であるため，パタン面積
が大きくなってしまうという問題点があった。
回路５００の場合では，ヒューズと同数のＲｏｌｌＣａ
ｌｌ回路を接続する必要がある。さらに，ＲｏｌｌＣａ
ｌｌ回路の出力信号ＲＣＹをコントロールするためにＲ
ｏｌｌＣａｌｌクランプも必要であるため，パタン面積
が大きくなってしまうという問題点があった。
【００３０】本発明は，従来の半導体記憶装置が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，冗長使用を有無を判断するためのＲｏｌｌＣａｌｌ
回路を少ない素子数で実現することにより，レイアウト
面積を小さくすることが可能な，新規かつ改良された半
導体記憶装置を提供することである。
上記問題点に鑑みてなされたものであり，本発明の目的
は，冗長使用を有無を判断するためのＲｏｌｌＣａｌｌ
回路を少ない素子数で実現することにより，レイアウト
面積を小さくすることが可能な，新規かつ改良された半
導体記憶装置を提供することである。
【００３１】さらに本発明の別の目的は，ＲｏｌｌＣａ
ｌｌ回路の制御を容易にすることが可能な，新規かつ改
良された半導体記憶装置を提供することである。
ｌｌ回路の制御を容易にすることが可能な，新規かつ改
良された半導体記憶装置を提供することである。
【００３２】さらに本発明の別の目的は，ＲｏｌｌＣａ
ｌｌ回路の出力を高速にすることが可能な，新規かつ改
良された半導体記憶装置を提供することである。
ｌｌ回路の出力を高速にすることが可能な，新規かつ改
良された半導体記憶装置を提供することである。
【００３３】
【課題を解決するための手段】上記課題を解決するた
め，請求項１によれば，ｎ（ｎは正の整数）のメモリセ
ルブロックと，各メモリセルブロックに対応して備えら
れ冗長救済を行うｎのデコーダ回路と，冗長救済が行わ
れているかを判断する判断手段とを備えた半導体記憶装
置において：各デコーダ回路は，冗長救済が行われてい
ない場合は判断手段に一のレベルのデコーダ信号を出力
し，冗長救済が行われている場合は判断手段に他のレベ
ルのデコーダ信号を出力し，判断手段は，各デコーダ信
号のすべてが一のレベルであるときは一のレベルの判断
信号を出力し，各デコーダ信号のいずれかが他のレベル
であるときは他のレベルの判断信号を出力することを特
徴とする，半導体記憶装置が提供される。
め，請求項１によれば，ｎ（ｎは正の整数）のメモリセ
ルブロックと，各メモリセルブロックに対応して備えら
れ冗長救済を行うｎのデコーダ回路と，冗長救済が行わ
れているかを判断する判断手段とを備えた半導体記憶装
置において：各デコーダ回路は，冗長救済が行われてい
ない場合は判断手段に一のレベルのデコーダ信号を出力
し，冗長救済が行われている場合は判断手段に他のレベ
ルのデコーダ信号を出力し，判断手段は，各デコーダ信
号のすべてが一のレベルであるときは一のレベルの判断
信号を出力し，各デコーダ信号のいずれかが他のレベル
であるときは他のレベルの判断信号を出力することを特
徴とする，半導体記憶装置が提供される。
【００３４】かかる構成によれば，冗長を使用している
アドレスを調べる必要がない場合に，冗長の使用状況を
調べるだけであれば判断手段の制御を容易にすることが
可能である。
アドレスを調べる必要がない場合に，冗長の使用状況を
調べるだけであれば判断手段の制御を容易にすることが
可能である。
【００３５】なお，上記半導体記憶装置の構成の一例と
しては，請求項２に記載のように，ｎは３以上の整数で
あり，判断手段は，ｎ−１の判断回路が直列に接続さ
れ，各判断回路は，ＮＡＮＤ素子と，ＮＡＮＤ素子の出
力を入力とするインバータとにより構成され，ｉ（ｉは
１以上ｎ−２以下の整数）番目の判断回路のＮＡＮＤ素
子には，少なくとも，ｉ番目のメモリセルブロックに対
応するデコーダ信号とｉ＋１番目の判断回路内のインバ
ータの出力信号とが入力され，ｎ−１番目の判断回路の
ＮＡＮＤ素子には，ｎ−１番目のメモリセルブロックに
対応するデコーダ信号とｎ番目のメモリセルブロックに
対応するデコーダ信号とが入力されるように構成され
る。
しては，請求項２に記載のように，ｎは３以上の整数で
あり，判断手段は，ｎ−１の判断回路が直列に接続さ
れ，各判断回路は，ＮＡＮＤ素子と，ＮＡＮＤ素子の出
力を入力とするインバータとにより構成され，ｉ（ｉは
１以上ｎ−２以下の整数）番目の判断回路のＮＡＮＤ素
子には，少なくとも，ｉ番目のメモリセルブロックに対
応するデコーダ信号とｉ＋１番目の判断回路内のインバ
ータの出力信号とが入力され，ｎ−１番目の判断回路の
ＮＡＮＤ素子には，ｎ−１番目のメモリセルブロックに
対応するデコーダ信号とｎ番目のメモリセルブロックに
対応するデコーダ信号とが入力されるように構成され
る。
【００３６】かかる構成によれば，判断手段の素子数を
従来回路に比べて大幅に少なくでき，判断手段の出力信
号を制御する回路も必要ないため，レイアウト面積を小
さくすることが可能である。
従来回路に比べて大幅に少なくでき，判断手段の出力信
号を制御する回路も必要ないため，レイアウト面積を小
さくすることが可能である。
【００３７】さらに好ましくは，請求項３に記載のよう
に，少なくとも一の判断回路のＮＡＮＤ素子には，少な
くとも二以上上流に接続される判断回路のインバータの
出力信号が入力されるように構成される。
に，少なくとも一の判断回路のＮＡＮＤ素子には，少な
くとも二以上上流に接続される判断回路のインバータの
出力信号が入力されるように構成される。
【００３８】かかる構成によれば，冗長使用時のカラム
デコーダの出力信号を速く伝搬することができ，冗長を
有したメモリセルブロックの数が多いデバイスにおいて
有効である。
デコーダの出力信号を速く伝搬することができ，冗長を
有したメモリセルブロックの数が多いデバイスにおいて
有効である。
【００３９】また，請求項４によれば，ｎ（ｎは正の整
数）のメモリセルブロックと，各メモリセルブロックに
対応して備えられ冗長救済を行うｎのデコーダ回路と，
各メモリセルブロックに対応して備えられメモリセルブ
ロックからデータを読み出すｎの読出手段と，冗長救済
が行われているかを判断する判断手段とを備えた半導体
記憶装置において：各デコーダ回路は，冗長救済が行わ
れている場合は判断手段に一のレベルのデコーダ信号を
出力し，冗長救済が行われていない場合は判断手段に他
のレベルのデコーダ信号を出力し，判断手段は，ｎの出
力切り替え回路が直列に接続され，ｉ（ｉは１以上ｎ以
下の整数）番目の各出力切り替え回路は，ｉ番目の読出
手段により読み出されたデータとｉ番目のデコーダ信号
とを切り替えて出力することを特徴とする，半導体記憶
装置が提供される。
数）のメモリセルブロックと，各メモリセルブロックに
対応して備えられ冗長救済を行うｎのデコーダ回路と，
各メモリセルブロックに対応して備えられメモリセルブ
ロックからデータを読み出すｎの読出手段と，冗長救済
が行われているかを判断する判断手段とを備えた半導体
記憶装置において：各デコーダ回路は，冗長救済が行わ
れている場合は判断手段に一のレベルのデコーダ信号を
出力し，冗長救済が行われていない場合は判断手段に他
のレベルのデコーダ信号を出力し，判断手段は，ｎの出
力切り替え回路が直列に接続され，ｉ（ｉは１以上ｎ以
下の整数）番目の各出力切り替え回路は，ｉ番目の読出
手段により読み出されたデータとｉ番目のデコーダ信号
とを切り替えて出力することを特徴とする，半導体記憶
装置が提供される。
【００４０】かかる構成によれば，冗長を有したメモリ
セルやデコーダ回路や読出手段が，判断手段の出力と１
対１で対応しているためメモリセルブロックごとに冗長
使用状況を調べることが可能である。
セルやデコーダ回路や読出手段が，判断手段の出力と１
対１で対応しているためメモリセルブロックごとに冗長
使用状況を調べることが可能である。
【００４１】なお，上記半導体記憶装置の構成の一例と
しては，請求項５に記載のように，出力切り替え回路
は，２のトランスファゲートを含み，ｉ番目の読出手段
により読み出されたデータが入力される一のトランスフ
ァゲートとｉ番目のデコーダ信号が入力される他のトラ
ンスファゲートとを切り替えるように構成される。
しては，請求項５に記載のように，出力切り替え回路
は，２のトランスファゲートを含み，ｉ番目の読出手段
により読み出されたデータが入力される一のトランスフ
ァゲートとｉ番目のデコーダ信号が入力される他のトラ
ンスファゲートとを切り替えるように構成される。
【００４２】かかる構成によれば，判断手段はメモリセ
ルブロックと同数の出力切り替え回路と，出力切り替え
回路の出力を切り替えるための素子，例えば，インバー
タ１つにより構成されているため，レイアウト面積を小
さくでき，制御を容易に行うことが可能である。
ルブロックと同数の出力切り替え回路と，出力切り替え
回路の出力を切り替えるための素子，例えば，インバー
タ１つにより構成されているため，レイアウト面積を小
さくでき，制御を容易に行うことが可能である。
【００４３】また，上記半導体記憶装置の構成のさらに
好ましい一例としては，請求項６に記載のように，出力
の切り替え回路はラッチ手段を含み，ｉ番目の読出手段
により読み出されたデータとｉ番目のデコーダ信号とを
切り替えてラッチするように構成される。
好ましい一例としては，請求項６に記載のように，出力
の切り替え回路はラッチ手段を含み，ｉ番目の読出手段
により読み出されたデータとｉ番目のデコーダ信号とを
切り替えてラッチするように構成される。
【００４４】かかる構成によれば，トランスファゲート
を設ける必要がなく，出力切り替え回路の出力のジャン
クション容量が小さいという効果がある。また，通常の
リード動作時にリードしたデータを直接出力できるた
め，高速に出力することが可能である。
を設ける必要がなく，出力切り替え回路の出力のジャン
クション容量が小さいという効果がある。また，通常の
リード動作時にリードしたデータを直接出力できるた
め，高速に出力することが可能である。
【００４５】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
【００４６】（第１の実施の形態）本実施の形態にかか
る半導体記憶装置１００を，半導体記憶装置１００は，
図２に示したように，ｎのメモリセルブロック２０−ｉ
（ｉは１以上ｎ以下の整数）と，各メモリセルブロック
に対応して備えられ冗長救済を行うｎのデコーダ回路ｉ
と，冗長救済が行われているかを判断するＲｏｌｌＣａ
ｌｌ信号伝搬回路１１０とにより構成されている。
る半導体記憶装置１００を，半導体記憶装置１００は，
図２に示したように，ｎのメモリセルブロック２０−ｉ
（ｉは１以上ｎ以下の整数）と，各メモリセルブロック
に対応して備えられ冗長救済を行うｎのデコーダ回路ｉ
と，冗長救済が行われているかを判断するＲｏｌｌＣａ
ｌｌ信号伝搬回路１１０とにより構成されている。
【００４７】半導体記憶装置１００内のデコーダ回路１
０−ｉは，図１に示したように，冗長ヒューズ１と，カ
ラムデコーダ３と，カラムデコーダ切替回路４と，カラ
ムドライバ５とにより主に構成されている。冗長ヒュー
ズ１内のヒューズクランプ７は，後述のＲｏｌｌＣａｌ
ｌ信号伝搬回路１１０と接続され，デコーダ信号ＦＣｉ
を出力する。デコーダ信号ＦＣｉは，冗長使用時にはロ
ウレベルであり，冗長未使用時にはハイレベルとなる信
号である。
０−ｉは，図１に示したように，冗長ヒューズ１と，カ
ラムデコーダ３と，カラムデコーダ切替回路４と，カラ
ムドライバ５とにより主に構成されている。冗長ヒュー
ズ１内のヒューズクランプ７は，後述のＲｏｌｌＣａｌ
ｌ信号伝搬回路１１０と接続され，デコーダ信号ＦＣｉ
を出力する。デコーダ信号ＦＣｉは，冗長使用時にはロ
ウレベルであり，冗長未使用時にはハイレベルとなる信
号である。
【００４８】デコーダ回路１０の構成要素の構成及び接
続は，上記デコーダ信号ＦＣｉを出力するという点以外
は，上記従来の半導体記憶装置５００内のデコーダ回路
９の各構成要素と実質的に同様であるため，説明を省略
する。以下では，本実施の形態について特徴的な構成要
素であるＲｏｌｌＣａｌｌ信号伝搬回路１１０につい
て，図２を参照しながら説明する。
続は，上記デコーダ信号ＦＣｉを出力するという点以外
は，上記従来の半導体記憶装置５００内のデコーダ回路
９の各構成要素と実質的に同様であるため，説明を省略
する。以下では，本実施の形態について特徴的な構成要
素であるＲｏｌｌＣａｌｌ信号伝搬回路１１０につい
て，図２を参照しながら説明する。
【００４９】ＲｏｌｌＣａｌｌ信号伝達回路１１０は，
ｎ−１のＲｏｌｌＣａｌｌ回路１１１−ｉ（ｉは１以上
ｎ−１以下の整数）が直列に接続されている。各Ｒｏｌ
ｌＣａｌｌ回路１１０−ｉは，ＮＡＮＤ素子と，ＮＡＮ
Ｄ素子の出力を入力とするインバータとにより構成され
ている。ＲｏｌｌＣａｌｌ回路１１１−ｉ（ｉは１以上
ｎ−２以下の整数）のＮＡＮＤ素子には，対応するデコ
ーダ回路１０−ｉの出力であるデコーダ信号ＦＣｉと，
上流に接続されたＲｏｌｌＣａｌｌ回路１１１−ｉ＋１
のインバータの出力信号とが入力されている。Ｒｏｌｌ
Ｃａｌｌ回路１１１−ｎ−１のＮＡＮＤ素子には，デコ
ーダ信号ＦＣｎ−１及びデコーダ信号ＦＣｎが入力され
ている。
ｎ−１のＲｏｌｌＣａｌｌ回路１１１−ｉ（ｉは１以上
ｎ−１以下の整数）が直列に接続されている。各Ｒｏｌ
ｌＣａｌｌ回路１１０−ｉは，ＮＡＮＤ素子と，ＮＡＮ
Ｄ素子の出力を入力とするインバータとにより構成され
ている。ＲｏｌｌＣａｌｌ回路１１１−ｉ（ｉは１以上
ｎ−２以下の整数）のＮＡＮＤ素子には，対応するデコ
ーダ回路１０−ｉの出力であるデコーダ信号ＦＣｉと，
上流に接続されたＲｏｌｌＣａｌｌ回路１１１−ｉ＋１
のインバータの出力信号とが入力されている。Ｒｏｌｌ
Ｃａｌｌ回路１１１−ｎ−１のＮＡＮＤ素子には，デコ
ーダ信号ＦＣｎ−１及びデコーダ信号ＦＣｎが入力され
ている。
【００５０】次に，上記のように構成される半導体記憶
装置１００の動作を，図３，図４を参照しながら説明す
る。まず，いずれのデコーダ回路でも冗長カラム線を使
用していない場合について，図３を参照しながら説明す
る。
装置１００の動作を，図３，図４を参照しながら説明す
る。まず，いずれのデコーダ回路でも冗長カラム線を使
用していない場合について，図３を参照しながら説明す
る。
【００５１】各デコーダ回路において，カラムデコーダ
を使用できるようにするためのヒューズイネーブル信号
ＦＵＳＥ−ＥＮがロウレベルからハイレベルに変化し，
ヒューズ配線ＦＬ上のヒューズＦ１〜Ｆ４がいずれも切
断されていない場合には，ヒューズ配線ＦＬ上のヒュー
ズノードＦＮ１〜ＦＮ４はハイレベルからロウレベルと
なる。この場合に冗長が使用されないことは上述の通り
である。このとき，各ヒューズクランプ７のデコーダ出
力ＦＣｉはロウレベルからハイレベルになっている。
を使用できるようにするためのヒューズイネーブル信号
ＦＵＳＥ−ＥＮがロウレベルからハイレベルに変化し，
ヒューズ配線ＦＬ上のヒューズＦ１〜Ｆ４がいずれも切
断されていない場合には，ヒューズ配線ＦＬ上のヒュー
ズノードＦＮ１〜ＦＮ４はハイレベルからロウレベルと
なる。この場合に冗長が使用されないことは上述の通り
である。このとき，各ヒューズクランプ７のデコーダ出
力ＦＣｉはロウレベルからハイレベルになっている。
【００５２】デコーダ出力ＦＣｉがハイレベルになる
と，デコーダ出力ＦＣｎ，ＦＣｎ−１を入力とするＲｏ
ｌｌＣａｌｌ回路１１１−ｎ−１のＮＡＮＤ素子の出力
はロウレベルとなり，インバータ素子を介して，Ｒｏｌ
ｌＣａｌｌ回路１１１−ｎ−１の出力はハイレベルとな
る。ＲｏｌｌＣａｌｌ回路１１１−ｎ−１の出力とデコ
ーダ出力ＦＣｎ−２を入力とするＲｏｌｌＣａｌｌ回路
１１１−ｎ−２は，同様にハイレベルを出力する。以下
同様にして，ＲｏｌｌＣａｌｌ信号伝搬回路１１０の出
力ＲＣＹはハイレベルとなる。
と，デコーダ出力ＦＣｎ，ＦＣｎ−１を入力とするＲｏ
ｌｌＣａｌｌ回路１１１−ｎ−１のＮＡＮＤ素子の出力
はロウレベルとなり，インバータ素子を介して，Ｒｏｌ
ｌＣａｌｌ回路１１１−ｎ−１の出力はハイレベルとな
る。ＲｏｌｌＣａｌｌ回路１１１−ｎ−１の出力とデコ
ーダ出力ＦＣｎ−２を入力とするＲｏｌｌＣａｌｌ回路
１１１−ｎ−２は，同様にハイレベルを出力する。以下
同様にして，ＲｏｌｌＣａｌｌ信号伝搬回路１１０の出
力ＲＣＹはハイレベルとなる。
【００５３】次に，いずれかのデコーダ回路で冗長カラ
ム線を使用する場合について，図４を参照しながら説明
する。一例として，デコーダ回路１００−３でのみ冗長
カラム線を使用し，他のデコーダ回路では冗長カラム線
を使用していない場合について説明する。
ム線を使用する場合について，図４を参照しながら説明
する。一例として，デコーダ回路１００−３でのみ冗長
カラム線を使用し，他のデコーダ回路では冗長カラム線
を使用していない場合について説明する。
【００５４】冗長カラム線を使用するデコーダ回路１０
０−３において，カラムデコーダを使用できるようにす
るためのヒューズイネーブル信号ＦＵＳＥ−ＥＮがロウ
レベルからハイレベルに変化し，ヒューズ配線ＦＬ上の
ヒューズＦ１〜Ｆ４のいずれかが切断されている場合に
は，切断されたヒューズの下流に備えられたヒューズノ
ードはロウレベルを保持する。この場合に冗長が使用さ
れることは上述の通りである。このとき，ヒューズクラ
ンプ１２０−３のデコーダ出力ＦＣ３はハイレベルから
ロウレベルになっている。
０−３において，カラムデコーダを使用できるようにす
るためのヒューズイネーブル信号ＦＵＳＥ−ＥＮがロウ
レベルからハイレベルに変化し，ヒューズ配線ＦＬ上の
ヒューズＦ１〜Ｆ４のいずれかが切断されている場合に
は，切断されたヒューズの下流に備えられたヒューズノ
ードはロウレベルを保持する。この場合に冗長が使用さ
れることは上述の通りである。このとき，ヒューズクラ
ンプ１２０−３のデコーダ出力ＦＣ３はハイレベルから
ロウレベルになっている。
【００５５】デコーダ出力ＦＣ３がロウレベルになる
と，デコーダ出力ＦＣ３及び一つ上流ＲｏｌｌＣａｌｌ
回路１１１−４の出力を入力とするＲｏｌｌＣａｌｌ回
路１１１−３のＮＡＮＤ素子の出力はハイレベルとな
り，インバータ素子を介して，ＲｏｌｌＣａｌｌ回路１
１１−３の出力はロウレベルとなる。ＲｏｌｌＣａｌｌ
回路１１１−３の出力と出力ＦＣ２を入力とするＲｏｌ
ｌＣａｌｌ回路１１１−２は同様にロウレベルを出力す
る。以下同様にして，ＲｏｌｌＣａｌｌ信号伝搬回路の
出力ＲＣＹはロウレベルとなる。このように，いずれか
のカラムデコーダ回路で冗長カラム線が使用され，対応
するＲｏｌｌＣａｌｌ回路の出力がロウレベルになる
と，その下流のＲｏｌｌＣａｌｌ回路の出力はすべてロ
ウレベルとなり，出力ＲＣＹはロウレベルとなる。
と，デコーダ出力ＦＣ３及び一つ上流ＲｏｌｌＣａｌｌ
回路１１１−４の出力を入力とするＲｏｌｌＣａｌｌ回
路１１１−３のＮＡＮＤ素子の出力はハイレベルとな
り，インバータ素子を介して，ＲｏｌｌＣａｌｌ回路１
１１−３の出力はロウレベルとなる。ＲｏｌｌＣａｌｌ
回路１１１−３の出力と出力ＦＣ２を入力とするＲｏｌ
ｌＣａｌｌ回路１１１−２は同様にロウレベルを出力す
る。以下同様にして，ＲｏｌｌＣａｌｌ信号伝搬回路の
出力ＲＣＹはロウレベルとなる。このように，いずれか
のカラムデコーダ回路で冗長カラム線が使用され，対応
するＲｏｌｌＣａｌｌ回路の出力がロウレベルになる
と，その下流のＲｏｌｌＣａｌｌ回路の出力はすべてロ
ウレベルとなり，出力ＲＣＹはロウレベルとなる。
【００５６】以上説明したように，いずれのカラムデコ
ーダ回路においても冗長を使用していない場合は出力Ｒ
ＣＹはハイレベルとなり，いずれかのカラムデコーダ回
路において冗長を使用している場合は出力ＲＣＹはロウ
レベルとなる。従って，出力ＲＣＹをモニタすることに
より，半導体記憶装置全体における冗長の使用状況を調
べることができる。
ーダ回路においても冗長を使用していない場合は出力Ｒ
ＣＹはハイレベルとなり，いずれかのカラムデコーダ回
路において冗長を使用している場合は出力ＲＣＹはロウ
レベルとなる。従って，出力ＲＣＹをモニタすることに
より，半導体記憶装置全体における冗長の使用状況を調
べることができる。
【００５７】半導体記憶装置１００は以上のように構成
され，動作することにより，以下のような優れた効果を
奏する。すなわち，従来回路のように冗長を使用してい
るアドレスを調べることはできないが，冗長の使用状況
を調べるだけであれば，ＲｏｌｌＣａｌｌ回路の制御が
容易になる。また，ＲｏｌｌＣａｌｌ回路の素子数を従
来回路に比べて大幅に少なくでき，ＲｏｌｌＣａｌｌ回
路の出力信号ＲＣＹを制御する回路も必要ないためレイ
アウト面積を小さくすることが可能である。
され，動作することにより，以下のような優れた効果を
奏する。すなわち，従来回路のように冗長を使用してい
るアドレスを調べることはできないが，冗長の使用状況
を調べるだけであれば，ＲｏｌｌＣａｌｌ回路の制御が
容易になる。また，ＲｏｌｌＣａｌｌ回路の素子数を従
来回路に比べて大幅に少なくでき，ＲｏｌｌＣａｌｌ回
路の出力信号ＲＣＹを制御する回路も必要ないためレイ
アウト面積を小さくすることが可能である。
【００５８】（第２の実施の形態）第２の実施の形態に
かかる半導体記憶装置２００の構成を，図５を参照しな
がら説明する。半導体記憶装置２００は，第１の実施の
形態にかかる半導体記憶装置１００を改良したものであ
り，半導体記憶装置１００のＲｏｌｌＣａｌｌ回路１１
０をＲｏｌｌＣａｌｌ回路２１０に置き換えたものであ
る。なお，半導体記憶装置２００の構成要素のうち，上
記第１の実施の形態にかかる半導体記憶装置１００と実
質的に同様の構成要素については説明を省略する。
かかる半導体記憶装置２００の構成を，図５を参照しな
がら説明する。半導体記憶装置２００は，第１の実施の
形態にかかる半導体記憶装置１００を改良したものであ
り，半導体記憶装置１００のＲｏｌｌＣａｌｌ回路１１
０をＲｏｌｌＣａｌｌ回路２１０に置き換えたものであ
る。なお，半導体記憶装置２００の構成要素のうち，上
記第１の実施の形態にかかる半導体記憶装置１００と実
質的に同様の構成要素については説明を省略する。
【００５９】ＲｏｌｌＣａｌｌ信号伝搬回路２１０で
は，図５に示したように，ＲｏｌｌＣａｌｌ回路２１０
の最上流の出力ＦＣｎを，隣接するＲｏｌｌＣａｌｌ回
路２１１−ｎ−１のＮＡＮＤ素子だけでなく，さらにそ
の隣のＲｏｌｌＣａｌｌ回路２１１−ｎ−２のＮＡＮＤ
素子にも入力している。以降も左端まで同様に接続さ
れ，ＲｏｌｌＣａｌｌ回路２１１−３の出力は，下流の
ＲｏｌｌＣａｌｌ回路２１１−２のＮＡＮＤ素子だけで
なく，ＲｏｌｌＣａｌｌ回路２１１−１のＮＡＮＤ素子
にも入力されている。
は，図５に示したように，ＲｏｌｌＣａｌｌ回路２１０
の最上流の出力ＦＣｎを，隣接するＲｏｌｌＣａｌｌ回
路２１１−ｎ−１のＮＡＮＤ素子だけでなく，さらにそ
の隣のＲｏｌｌＣａｌｌ回路２１１−ｎ−２のＮＡＮＤ
素子にも入力している。以降も左端まで同様に接続さ
れ，ＲｏｌｌＣａｌｌ回路２１１−３の出力は，下流の
ＲｏｌｌＣａｌｌ回路２１１−２のＮＡＮＤ素子だけで
なく，ＲｏｌｌＣａｌｌ回路２１１−１のＮＡＮＤ素子
にも入力されている。
【００６０】次に，上記のように構成される半導体記憶
装置２００の動作を説明する。半導体記憶装置２００の
動作は，第１の実施の形態にかかる半導体記憶装置１０
０の動作と実質的に同様であるが，冗長を使用していな
い場合には，ハイレベルであるデコーダ信号ＦＣｎがＲ
ｏｌｌＣａｌｌ回路を１つ飛びで伝搬される。
装置２００の動作を説明する。半導体記憶装置２００の
動作は，第１の実施の形態にかかる半導体記憶装置１０
０の動作と実質的に同様であるが，冗長を使用していな
い場合には，ハイレベルであるデコーダ信号ＦＣｎがＲ
ｏｌｌＣａｌｌ回路を１つ飛びで伝搬される。
【００６１】半導体記憶装置２００は以上のように構成
され，動作することにより，以下のような優れた効果を
奏する。すなわち，半導体記憶装置２００においては，
冗長使用時にはデコーダ信号ＦＣｉを速く伝搬する事が
できるため，ＲｏｌｌＣａｌｌ信号伝搬回路２１０の出
力ＲＣＹが，第１の実施の形態にかかる半導体記憶装置
１００よりも約２倍速くなる。特に，冗長を有したメモ
リセルブロックの数が多いデバイスにおいて有効であ
る。
され，動作することにより，以下のような優れた効果を
奏する。すなわち，半導体記憶装置２００においては，
冗長使用時にはデコーダ信号ＦＣｉを速く伝搬する事が
できるため，ＲｏｌｌＣａｌｌ信号伝搬回路２１０の出
力ＲＣＹが，第１の実施の形態にかかる半導体記憶装置
１００よりも約２倍速くなる。特に，冗長を有したメモ
リセルブロックの数が多いデバイスにおいて有効であ
る。
【００６２】なお，本実施の形態ではＲｏｌｌＣａｌｌ
回路の出力ＲＣＹが第１の実施の形態よりも約２倍速く
なる場合の一例について説明したが，本発明はこれに限
定されない。ＲｏｌｌＣａｌｌ回路の出力を２つ隣のＲ
ｏｌｌＣａｌｌ回路のＮＡＮＤ素子から３つ隣のＲｏｌ
ｌＣａｌｌ回路のＮＡＮＤ素子につなぎ換えることで出
力ＲＣＹを約３倍高速化できる。同様にして接続をさら
に隣のＮＡＮＤ素子につなぎ換えればさらに高速化でき
る。
回路の出力ＲＣＹが第１の実施の形態よりも約２倍速く
なる場合の一例について説明したが，本発明はこれに限
定されない。ＲｏｌｌＣａｌｌ回路の出力を２つ隣のＲ
ｏｌｌＣａｌｌ回路のＮＡＮＤ素子から３つ隣のＲｏｌ
ｌＣａｌｌ回路のＮＡＮＤ素子につなぎ換えることで出
力ＲＣＹを約３倍高速化できる。同様にして接続をさら
に隣のＮＡＮＤ素子につなぎ換えればさらに高速化でき
る。
【００６３】（第３の実施の形態）第３の実施の形態に
かかる半導体記憶装置３００の構成を，図６を参照しな
がら説明する。半導体記憶装置３００は，第１の実施の
形態にかかる半導体記憶装置２００を改良したものであ
り，半導体記憶装置２００のＲｏｌｌＣａｌｌ信号伝搬
回路２２０をＲｏｌｌＣａｌｌ回路３２０に置き換えた
ものである。なお，半導体記憶装置３００の構成要素の
うち，上記第２の実施の形態にかかる半導体記憶装置２
００と実質的に同様の構成要素については説明を省略す
る。
かかる半導体記憶装置３００の構成を，図６を参照しな
がら説明する。半導体記憶装置３００は，第１の実施の
形態にかかる半導体記憶装置２００を改良したものであ
り，半導体記憶装置２００のＲｏｌｌＣａｌｌ信号伝搬
回路２２０をＲｏｌｌＣａｌｌ回路３２０に置き換えた
ものである。なお，半導体記憶装置３００の構成要素の
うち，上記第２の実施の形態にかかる半導体記憶装置２
００と実質的に同様の構成要素については説明を省略す
る。
【００６４】半導体記憶装置３００は，図６に示したよ
うに，冗長を有したメモリセルブロック２０−ｉ（ｉは
１以上ｎ以下の整数）と，デコーダ回路１０−ｉと，リ
ードアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路３１０と
により構成されている。ここで，冗長を有したメモリセ
ルブロック２０−ｉと，デコーダ回路１０−ｉと，リー
ドアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路３１０の出
力パッドＤＱｉＰＡＤとはそれぞれ１対１で対応してい
るものとする。
うに，冗長を有したメモリセルブロック２０−ｉ（ｉは
１以上ｎ以下の整数）と，デコーダ回路１０−ｉと，リ
ードアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路３１０と
により構成されている。ここで，冗長を有したメモリセ
ルブロック２０−ｉと，デコーダ回路１０−ｉと，リー
ドアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路３１０の出
力パッドＤＱｉＰＡＤとはそれぞれ１対１で対応してい
るものとする。
【００６５】ＲｏｌｌＣａｌｌ回路３１０は，冗長を有
したメモリセルブロック２０−ｉに対応する出力切り替
え回路３１１−ｉと，出力切り替え回路３１１−ｉを制
御するための信号ＲｏｌｌＣａｌｌを入力とするインバ
ータＩＮＶ３１１とにより構成されている。信号Ｒｏｌ
ｌＣａｌｌは，スーパーボルテージと称される回路（図
示せず）へ接続されたパッドに高電圧を印加することに
より立ち上がる信号である。
したメモリセルブロック２０−ｉに対応する出力切り替
え回路３１１−ｉと，出力切り替え回路３１１−ｉを制
御するための信号ＲｏｌｌＣａｌｌを入力とするインバ
ータＩＮＶ３１１とにより構成されている。信号Ｒｏｌ
ｌＣａｌｌは，スーパーボルテージと称される回路（図
示せず）へ接続されたパッドに高電圧を印加することに
より立ち上がる信号である。
【００６６】出力切り替え回路３１１−ｉは，図７に示
したように，信号ＲｏｌｌＣａｌｌの制御により，リー
ドアンプ１９−ｉにより増幅されたリードデータＤＡＴ
Ａとデコーダ回路１０から出力されるデコーダ信号ＦＣ
ｉとを切り替えるためのトランスファゲートＴ９，Ｔ１
０により構成されている。
したように，信号ＲｏｌｌＣａｌｌの制御により，リー
ドアンプ１９−ｉにより増幅されたリードデータＤＡＴ
Ａとデコーダ回路１０から出力されるデコーダ信号ＦＣ
ｉとを切り替えるためのトランスファゲートＴ９，Ｔ１
０により構成されている。
【００６７】信号ＲｏｌｌＣａｌｌがハイレベルのとき
は，トランスファゲートＴ９がオンして，デコーダ回路
１０から出力されるデコーダ信号ＦＣｉが出力パッドＤ
ＱｉＰＡＤに出力される。信号ＲｏｌｌＣａｌｌがロウ
レベルのときは，トランスファゲートＴ１０がオンし
て，リードアンプ１９−ｉにより出力されたリードデー
タＤＡＴＡが出力パッドＤＱｉＰＡＤより出力される。
は，トランスファゲートＴ９がオンして，デコーダ回路
１０から出力されるデコーダ信号ＦＣｉが出力パッドＤ
ＱｉＰＡＤに出力される。信号ＲｏｌｌＣａｌｌがロウ
レベルのときは，トランスファゲートＴ１０がオンし
て，リードアンプ１９−ｉにより出力されたリードデー
タＤＡＴＡが出力パッドＤＱｉＰＡＤより出力される。
【００６８】次に，上記のように構成される半導体記憶
装置３００の動作を説明する。動作の一例としてＤＱ１
に注目すると，冗長の使用状況を調べない場合にはＲｏ
ｌｌＣａｌｌ信号をロウレベルにしておけばリードデー
タＤＡＴＡが出力パッドＤＱｉＰＡＤに接続され，リー
ド動作を行うと出力パッドＤＱｉＰＡＤにリードデータ
ＤＡＴＡが出力される。冗長の使用状況を調べる場合に
は，信号ＲｏｌｌＣａｌｌをハイレベルにしておけばデ
コーダ信号ＦＣｉが出力パッドＤＱｉＰＡＤに接続さ
れ，冗長使用状況が出力される。冗長の使用状況を調べ
る場合，冗長未使用時には出力パッドＤＱｉＰＡＤにハ
イレベルのデコーダ信号ＦＣｉが出力され，冗長使用時
には出力パッドＤＱｉＰＡＤにロウレベルのデコーダ信
号ＦＣｉが出力される。
装置３００の動作を説明する。動作の一例としてＤＱ１
に注目すると，冗長の使用状況を調べない場合にはＲｏ
ｌｌＣａｌｌ信号をロウレベルにしておけばリードデー
タＤＡＴＡが出力パッドＤＱｉＰＡＤに接続され，リー
ド動作を行うと出力パッドＤＱｉＰＡＤにリードデータ
ＤＡＴＡが出力される。冗長の使用状況を調べる場合に
は，信号ＲｏｌｌＣａｌｌをハイレベルにしておけばデ
コーダ信号ＦＣｉが出力パッドＤＱｉＰＡＤに接続さ
れ，冗長使用状況が出力される。冗長の使用状況を調べ
る場合，冗長未使用時には出力パッドＤＱｉＰＡＤにハ
イレベルのデコーダ信号ＦＣｉが出力され，冗長使用時
には出力パッドＤＱｉＰＡＤにロウレベルのデコーダ信
号ＦＣｉが出力される。
【００６９】半導体記憶装置３００は以上のように構成
され，動作することにより，以下のような優れた効果を
奏する。すなわち，半導体記憶装置３００においては，
冗長を有したメモリセル２０−ｉやデコーダ回路１０−
ｉやリードアンプ１９−ｉが出力パッドＤＱｉＰＡＤと
１対１で対応しているため，メモリセルブロックごとに
冗長使用状況を調べることができるという効果がある。
され，動作することにより，以下のような優れた効果を
奏する。すなわち，半導体記憶装置３００においては，
冗長を有したメモリセル２０−ｉやデコーダ回路１０−
ｉやリードアンプ１９−ｉが出力パッドＤＱｉＰＡＤと
１対１で対応しているため，メモリセルブロックごとに
冗長使用状況を調べることができるという効果がある。
【００７０】また，ＲｏｌｌＣａｌｌ回路３１０は，出
力パッドＤＱｉＰＡＤと同数の出力切り替え回路３１１
−ｉと，出力切り替え回路３１１−ｉを制御するための
１のインバータＩＮＶ３１１とにより構成されている。
そのため，第２の実施の形態にかかる半導体記憶装置２
００のＲｏｌｌＣａｌｌ信号伝搬回路２２０よりも少な
い素子数で実現でき，レイアウト面積を小さくでき，さ
らに，制御を容易にすることが可能である。
力パッドＤＱｉＰＡＤと同数の出力切り替え回路３１１
−ｉと，出力切り替え回路３１１−ｉを制御するための
１のインバータＩＮＶ３１１とにより構成されている。
そのため，第２の実施の形態にかかる半導体記憶装置２
００のＲｏｌｌＣａｌｌ信号伝搬回路２２０よりも少な
い素子数で実現でき，レイアウト面積を小さくでき，さ
らに，制御を容易にすることが可能である。
【００７１】（第４の実施の形態）第４の実施の形態に
かかる半導体記憶装置４００の構成を，図８を参照しな
がら説明する。半導体記憶装置４００は，第３の実施の
形態にかかる半導体記憶装置３００を改良したものであ
り，半導体記憶装置３００のＲｏｌｌＣａｌｌ回路３１
０をＲｏｌｌＣａｌｌ回路列４１０に置き換えたもので
ある。なお，半導体記憶装置４００の構成要素のうち，
上記第３の実施の形態にかかる半導体記憶装置３００と
実質的に同様の構成要素については説明を省略する。
かかる半導体記憶装置４００の構成を，図８を参照しな
がら説明する。半導体記憶装置４００は，第３の実施の
形態にかかる半導体記憶装置３００を改良したものであ
り，半導体記憶装置３００のＲｏｌｌＣａｌｌ回路３１
０をＲｏｌｌＣａｌｌ回路列４１０に置き換えたもので
ある。なお，半導体記憶装置４００の構成要素のうち，
上記第３の実施の形態にかかる半導体記憶装置３００と
実質的に同様の構成要素については説明を省略する。
【００７２】半導体記憶装置４００は，図８に示したよ
うに，冗長を有したメモリセルブロック２０−ｉ（ｉは
１以上ｎ以下の整数）と，デコーダ回路１０−ｉと，リ
ードアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路列４１０
とにより構成されている。ここで，冗長を有したメモリ
セルブロック２０−ｉと，デコーダ回路１０−ｉと，リ
ードアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路列４１０
の出力パッドＤＱｉＰＡＤとはそれぞれ１対１で対応し
ているものとする。
うに，冗長を有したメモリセルブロック２０−ｉ（ｉは
１以上ｎ以下の整数）と，デコーダ回路１０−ｉと，リ
ードアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路列４１０
とにより構成されている。ここで，冗長を有したメモリ
セルブロック２０−ｉと，デコーダ回路１０−ｉと，リ
ードアンプ１９−ｉと，ＲｏｌｌＣａｌｌ回路列４１０
の出力パッドＤＱｉＰＡＤとはそれぞれ１対１で対応し
ているものとする。
【００７３】ＲｏｌｌＣａｌｌ回路列４１０は，冗長を
有したメモリセルブロック２０−ｉに対応するラッチ回
路４１１−ｉにより構成され，ラッチ回路４１１−ｉを
制御するための信号ＲｏｌｌＣａｌｌを入力としてい
る。
有したメモリセルブロック２０−ｉに対応するラッチ回
路４１１−ｉにより構成され，ラッチ回路４１１−ｉを
制御するための信号ＲｏｌｌＣａｌｌを入力としてい
る。
【００７４】ラッチ回路４１１−ｉは，図９に示したよ
うに，デコーダ信号ＦＣｉが入力され，信号ＲｏｌｌＣ
ａｌｌの制御により，デコーダ信号ＦＣｉをラッチノー
ドＮ２５に出力するＲｏｌｌＣａｌｌ回路１７と，リー
ドデータＤＡＴＡが入力され，信号ＲＤＬの制御によ
り，リードデータＤＡＴＡをラッチノードＮ２５に出力
するリードデータラッチ回路１８と，により主に構成さ
れている。なお，信号ＲＤＬは，リードアンプ駆動信号
と称される信号により駆動される信号であり，信号ＲＤ
Ｌにより，リードアンプ１９−ｉが動作している間にリ
ードデータＤＡＴＡがラッチされる。
うに，デコーダ信号ＦＣｉが入力され，信号ＲｏｌｌＣ
ａｌｌの制御により，デコーダ信号ＦＣｉをラッチノー
ドＮ２５に出力するＲｏｌｌＣａｌｌ回路１７と，リー
ドデータＤＡＴＡが入力され，信号ＲＤＬの制御によ
り，リードデータＤＡＴＡをラッチノードＮ２５に出力
するリードデータラッチ回路１８と，により主に構成さ
れている。なお，信号ＲＤＬは，リードアンプ駆動信号
と称される信号により駆動される信号であり，信号ＲＤ
Ｌにより，リードアンプ１９−ｉが動作している間にリ
ードデータＤＡＴＡがラッチされる。
【００７５】ＲｏｌｌＣａｌｌ回路１７−ｉは，信号Ｒ
ｏｌｌＣａｌｌ及び後述するリードデータラッチ回路１
８−ｉ内のノードＮ２４とが入力されるＮＡＮＤ素子Ｎ
ＡＮＤ２２と，ＮＡＮＤ素子ＮＡＮＤ２２の出力が入力
されるインバータＩＮＶ２３と，ＮＡＮＤ素子ＮＡＮＤ
２２の出力とインバータＩＮＶ２３の出力とが入力され
るクロックドインバータＣＩＮＶ１とにより構成されて
いる。ここで信号ＲｏｌｌＣａｌｌは，冗長を調べる場
合にはハイレベルとなり，冗長を調べない場合にはロウ
レベルとなる信号である。クロックドインバータＣＩＮ
Ｖ１にはデコーダ信号ＦＣｉが入力され，信号Ｒｏｌｌ
Ｃａｌｌの制御により，クロックドインバータＣＩＮＶ
１は，デコーダ信号ＦＣｉをデータラッチノードＮ２５
に出力したりしなかったりする。データラッチノードＮ
２５は，後述するリードデータラッチ回路１８に接続さ
れ，出力パッドＤＱｉＰＡＤに接続されている。
ｏｌｌＣａｌｌ及び後述するリードデータラッチ回路１
８−ｉ内のノードＮ２４とが入力されるＮＡＮＤ素子Ｎ
ＡＮＤ２２と，ＮＡＮＤ素子ＮＡＮＤ２２の出力が入力
されるインバータＩＮＶ２３と，ＮＡＮＤ素子ＮＡＮＤ
２２の出力とインバータＩＮＶ２３の出力とが入力され
るクロックドインバータＣＩＮＶ１とにより構成されて
いる。ここで信号ＲｏｌｌＣａｌｌは，冗長を調べる場
合にはハイレベルとなり，冗長を調べない場合にはロウ
レベルとなる信号である。クロックドインバータＣＩＮ
Ｖ１にはデコーダ信号ＦＣｉが入力され，信号Ｒｏｌｌ
Ｃａｌｌの制御により，クロックドインバータＣＩＮＶ
１は，デコーダ信号ＦＣｉをデータラッチノードＮ２５
に出力したりしなかったりする。データラッチノードＮ
２５は，後述するリードデータラッチ回路１８に接続さ
れ，出力パッドＤＱｉＰＡＤに接続されている。
【００７６】ＲｏｌｌＣａｌｌ回路１７−ｉはかかる構
成から成ることにより，冗長の使用状況を調べる場合に
は，データラッチノードＮ２５に，強制的にデコーダ信
号ＦＣｉがラッチされ，出力パッドＤＱｉＰＡＤにデコ
ーダ信号ＦＣｉが出力される。
成から成ることにより，冗長の使用状況を調べる場合に
は，データラッチノードＮ２５に，強制的にデコーダ信
号ＦＣｉがラッチされ，出力パッドＤＱｉＰＡＤにデコ
ーダ信号ＦＣｉが出力される。
【００７７】リードデータラッチ回路１８−ｉは，クロ
ックドインバータＣＩＮＶ２，ＣＩＮＶ４により主に構
成されている。クロックドインバータＣＩＮＶ１には，
信号ＲＤＬと信号ＲＤＬがインバータＩＮＶ２４を介し
て反転された信号とが入力されている。クロックインバ
ータＣＩＮＶ２に入力されるリードデータＤＡＴＡは，
信号ＲＤＬによりクロックドインバータＣＩＮＶ２から
の出力を制御されている。また，信号ＲＤＬがインバー
タＩＮＶ２４を介して反転された信号は，ノードＮ２４
に出力され，上述のＲｏｌｌＣａｌｌ回路１７のＮＡＮ
Ｄ素子ＮＡＮＤ２２に入力されている。
ックドインバータＣＩＮＶ２，ＣＩＮＶ４により主に構
成されている。クロックドインバータＣＩＮＶ１には，
信号ＲＤＬと信号ＲＤＬがインバータＩＮＶ２４を介し
て反転された信号とが入力されている。クロックインバ
ータＣＩＮＶ２に入力されるリードデータＤＡＴＡは，
信号ＲＤＬによりクロックドインバータＣＩＮＶ２から
の出力を制御されている。また，信号ＲＤＬがインバー
タＩＮＶ２４を介して反転された信号は，ノードＮ２４
に出力され，上述のＲｏｌｌＣａｌｌ回路１７のＮＡＮ
Ｄ素子ＮＡＮＤ２２に入力されている。
【００７８】クロックドインバータＣＩＮＶ４には，同
様に信号ＲＤＬと制御信号ＲＤＬがインバータＩＮＶ２
４を介して反転された信号とが入力されている。クロッ
クドインバータＣＩＮＶ２の出力がインバータＩＮＶ３
を介して反転された信号は，信号ＲＤＬによりクロック
ドインバータＣＩＮＶ４からの出力を制御されている。
クロックドインバータＣＩＮＶ４の出力は，再びインバ
ータＩＮＶ３に入力され，インバータＩＮＶ３の出力
は，出力パッドＤＱｉＰＡＤより出力される。
様に信号ＲＤＬと制御信号ＲＤＬがインバータＩＮＶ２
４を介して反転された信号とが入力されている。クロッ
クドインバータＣＩＮＶ２の出力がインバータＩＮＶ３
を介して反転された信号は，信号ＲＤＬによりクロック
ドインバータＣＩＮＶ４からの出力を制御されている。
クロックドインバータＣＩＮＶ４の出力は，再びインバ
ータＩＮＶ３に入力され，インバータＩＮＶ３の出力
は，出力パッドＤＱｉＰＡＤより出力される。
【００７９】リードデータラッチ回路１８はかかる構成
から成ることにより，冗長の使用状況を調べない場合に
は，データラッチノードＮ２５にリードデータＤＡＴＡ
がラッチされ，出力パッドＤＱｉＰＡＤにリードデータ
ＤＡＴＡが出力される。
から成ることにより，冗長の使用状況を調べない場合に
は，データラッチノードＮ２５にリードデータＤＡＴＡ
がラッチされ，出力パッドＤＱｉＰＡＤにリードデータ
ＤＡＴＡが出力される。
【００８０】次に，上記のように構成される半導体記憶
装置４００の動作を，図１０，１１を参照しながら説明
する。まず，冗長の使用状況を調べない場合，すなわ
ち，信号ＲｏｌｌＣａｌｌがロウレベルである場合につ
いて，図１０を参照しながら説明する。
装置４００の動作を，図１０，１１を参照しながら説明
する。まず，冗長の使用状況を調べない場合，すなわ
ち，信号ＲｏｌｌＣａｌｌがロウレベルである場合につ
いて，図１０を参照しながら説明する。
【００８１】リードデータラッチ回路１８においては，
リードデータＤＡＴＡを制御する信号ＲＤＬがロウレベ
ルからハイレベルになると，ノードＮ２４がハイレベル
からロウレベルになりクロックドインバータＣＩＮＶ２
がオンする。リードデータＤＡＴＡがロウレベルである
とすると，データラッチノードＮ２５はハイレベルにな
り，インバータＩＮＶ３によって出力パッドＤＱｉＰＡ
Ｄをロウレベルとする。ＲｏｌｌＣａｌｌ回路１７は，
信号ＲｏｌｌＣａｌｌがロウレベルであるため動作しな
い。すなわち，ラッチ回路４１１−ｉは，通常のリード
動作を行い，出力パッドＤＱｉＰＡＤにリードデータＤ
ＡＴＡを出力する。
リードデータＤＡＴＡを制御する信号ＲＤＬがロウレベ
ルからハイレベルになると，ノードＮ２４がハイレベル
からロウレベルになりクロックドインバータＣＩＮＶ２
がオンする。リードデータＤＡＴＡがロウレベルである
とすると，データラッチノードＮ２５はハイレベルにな
り，インバータＩＮＶ３によって出力パッドＤＱｉＰＡ
Ｄをロウレベルとする。ＲｏｌｌＣａｌｌ回路１７は，
信号ＲｏｌｌＣａｌｌがロウレベルであるため動作しな
い。すなわち，ラッチ回路４１１−ｉは，通常のリード
動作を行い，出力パッドＤＱｉＰＡＤにリードデータＤ
ＡＴＡを出力する。
【００８２】次に，冗長の使用状況を調べる場合，すな
わち，信号ＲｏｌｌＣａｌｌがハイレベルで，冗長を使
用していなかった場合について，図１１を参照しながら
説明する。
わち，信号ＲｏｌｌＣａｌｌがハイレベルで，冗長を使
用していなかった場合について，図１１を参照しながら
説明する。
【００８３】リードデータラッチ回路１８−ｉは，リー
ドアンプ１９により増幅されたリードデータＤＡＴＡを
制御する信号ＲＤＬがロウレベルからハイレベルにな
り，次いでロウレベルになると，上述した冗長の使用状
況を調べない時と同じ動作をしてノードＮ２５にハイレ
ベルをラッチして出力パッドＤＱｉＰＡＤにロウレベル
を出力する。ＲｏｌｌＣａｌｌ回路１７は，信号Ｒｏｌ
ｌＣａｌｌがハイレベルであり，ノードＮ２４がハイレ
ベルとなると動作し始める。
ドアンプ１９により増幅されたリードデータＤＡＴＡを
制御する信号ＲＤＬがロウレベルからハイレベルにな
り，次いでロウレベルになると，上述した冗長の使用状
況を調べない時と同じ動作をしてノードＮ２５にハイレ
ベルをラッチして出力パッドＤＱｉＰＡＤにロウレベル
を出力する。ＲｏｌｌＣａｌｌ回路１７は，信号Ｒｏｌ
ｌＣａｌｌがハイレベルであり，ノードＮ２４がハイレ
ベルとなると動作し始める。
【００８４】冗長を使用していないとすると，デコーダ
信号ＦＣｉはハイレベルであり，クロックドインバータ
ＣＩＮＶ１はロウレベルをデータラッチノードＮ２５に
出力するが，リードデータラッチ回路１８はノードＮ２
５にハイレベルをラッチしているため，クロックドイン
バータＣＩＮＶ１によって強制的にロウレベルにしてし
まう。つまり，出力パッドＤＱｉＰＡＤにいったんはリ
ードデータＤＡＴＡを出力し，その後ＲｏｌｌＣａｌｌ
回路１７からのデコーダ信号ＦＣｉを出力する。冗長を
使用しているとすると，デコーダ信号ＦＣｉはロウレベ
ルであり，クロックドインバータＣＩＮＶ１はハイレベ
ルをデータラッチノードＮ２５に出力する
信号ＦＣｉはハイレベルであり，クロックドインバータ
ＣＩＮＶ１はロウレベルをデータラッチノードＮ２５に
出力するが，リードデータラッチ回路１８はノードＮ２
５にハイレベルをラッチしているため，クロックドイン
バータＣＩＮＶ１によって強制的にロウレベルにしてし
まう。つまり，出力パッドＤＱｉＰＡＤにいったんはリ
ードデータＤＡＴＡを出力し，その後ＲｏｌｌＣａｌｌ
回路１７からのデコーダ信号ＦＣｉを出力する。冗長を
使用しているとすると，デコーダ信号ＦＣｉはロウレベ
ルであり，クロックドインバータＣＩＮＶ１はハイレベ
ルをデータラッチノードＮ２５に出力する
【００８５】半導体記憶装置４００は以上のように構成
され，動作することにより，以下のような優れた効果を
奏する。すなわち，第３の実施の形態にかかる半導体記
憶装置３００の場合のように，リードアンプ１９−ｉと
出力パッドＤＱｉＰＡＤとの間にあるトランスファゲー
トＴ９，Ｔ１０が必要ないため，出力パッドＤＱｉＰＡ
Ｄのジャンクション容量が小さいという効果がある。ま
た，通常のリード動作時には，リードデータＤＡＴＡを
直接出力パッドＤＱｉＰＡＤに出力できるため，第３の
実施の形態よりも高速に出力できるという効果がある。
され，動作することにより，以下のような優れた効果を
奏する。すなわち，第３の実施の形態にかかる半導体記
憶装置３００の場合のように，リードアンプ１９−ｉと
出力パッドＤＱｉＰＡＤとの間にあるトランスファゲー
トＴ９，Ｔ１０が必要ないため，出力パッドＤＱｉＰＡ
Ｄのジャンクション容量が小さいという効果がある。ま
た，通常のリード動作時には，リードデータＤＡＴＡを
直接出力パッドＤＱｉＰＡＤに出力できるため，第３の
実施の形態よりも高速に出力できるという効果がある。
【００８６】以上，添付図面を参照しながら本発明にか
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
【００８７】例えば，第２の実施の形態では，Ｒｏｌｌ
Ｃａｌｌ回路の出力を２つ隣のＲｏｌｌＣａｌｌ回路の
ＮＡＮＤ素子に入力する場合の一例について説明した
が，本発明はこれに限定されない。場合に応じて，少な
くとも一のＮＡＮＤ素子には，少なくとも二以上上流に
接続されるＲｏｌｌＣａｌｌ信号の出力信号が入力され
る場合であっても，同様に本発明は適用可能である。
Ｃａｌｌ回路の出力を２つ隣のＲｏｌｌＣａｌｌ回路の
ＮＡＮＤ素子に入力する場合の一例について説明した
が，本発明はこれに限定されない。場合に応じて，少な
くとも一のＮＡＮＤ素子には，少なくとも二以上上流に
接続されるＲｏｌｌＣａｌｌ信号の出力信号が入力され
る場合であっても，同様に本発明は適用可能である。
【００８８】また，第３，第４の実施の形態では，リー
ドデータとデコーダ信号とを切り替える手段として，そ
れぞれ，出力切り替え回路及びラッチ回路を用いた場合
の一例について説明したが，本発明はこれに限定されな
い。かかる切り替え機能を有する有する任意の手段を用
いて，同様に本発明は適用可能である。
ドデータとデコーダ信号とを切り替える手段として，そ
れぞれ，出力切り替え回路及びラッチ回路を用いた場合
の一例について説明したが，本発明はこれに限定されな
い。かかる切り替え機能を有する有する任意の手段を用
いて，同様に本発明は適用可能である。
【００８９】
【発明の効果】以上説明したように，本発明にかかる半
導体記憶装置によれば，以下のような優れた効果を奏す
る。
導体記憶装置によれば，以下のような優れた効果を奏す
る。
【００９０】請求項１に記載の半導体記憶装置によれ
ば，従来回路のように冗長を使用しているアドレスを調
べることはできないが，冗長の使用状況を調べるだけで
あれば判断手段の制御が容易になる。
ば，従来回路のように冗長を使用しているアドレスを調
べることはできないが，冗長の使用状況を調べるだけで
あれば判断手段の制御が容易になる。
【００９１】請求項２に記載の半導体装置によれば，判
断手段の素子数を従来回路に比べて大幅に少なくでき，
判断手段の出力信号を制御する回路も必要ないためレイ
アウト面積を小さくできるという効果がある。
断手段の素子数を従来回路に比べて大幅に少なくでき，
判断手段の出力信号を制御する回路も必要ないためレイ
アウト面積を小さくできるという効果がある。
【００９２】請求項３に記載の半導体記憶装置によれ
ば，よって，冗長使用時のカラムデコーダの出力信号を
速く伝搬する事ができるため，判断手段の出力を数倍以
上にすることが可能である。特に，冗長を有したメモリ
セルブロックの数が多いデバイスにおいて有効である。
ば，よって，冗長使用時のカラムデコーダの出力信号を
速く伝搬する事ができるため，判断手段の出力を数倍以
上にすることが可能である。特に，冗長を有したメモリ
セルブロックの数が多いデバイスにおいて有効である。
【００９３】請求項４に記載の半導体記憶装置によれ
ば，冗長を有したメモリセルやデコーダ回路やリードア
ンプや切り替え回路が出力パッドと１対１で対応してい
るため，メモリセルブロックごとに冗長使用状況を調べ
ることが可能である。
ば，冗長を有したメモリセルやデコーダ回路やリードア
ンプや切り替え回路が出力パッドと１対１で対応してい
るため，メモリセルブロックごとに冗長使用状況を調べ
ることが可能である。
【００９４】請求項５に記載の半導体装置によれば，判
断手段はメモリセルブロックと同数の出力切り替え回路
と，出力切り替え回路を制御するための素子，例えば，
インバータ１つにより構成されているため，レイアウト
面積を小さくでき，制御も容易であるという効果があ
る。
断手段はメモリセルブロックと同数の出力切り替え回路
と，出力切り替え回路を制御するための素子，例えば，
インバータ１つにより構成されているため，レイアウト
面積を小さくでき，制御も容易であるという効果があ
る。
【００９５】請求項６に記載の半導体記憶装置によれ
ば，出力パッドのジャンクション容量を小さくすること
が可能である。さらに，通常のリード動作時にリードし
たデータを出力パッドに直接出力できるため，より高速
にデータ出力できるという効果がある。
ば，出力パッドのジャンクション容量を小さくすること
が可能である。さらに，通常のリード動作時にリードし
たデータを出力パッドに直接出力できるため，より高速
にデータ出力できるという効果がある。
【図１】デコーダ回路を示す説明図である。
【図２】第１の実施の形態にかかる半導体装置を示す説
明図である。
明図である。
【図３】図２の半導体記憶装置の冗長未使用時の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図４】図２の半導体記憶装置の冗長使用時の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図５】第２の実施の形態にかかる半導体記憶装置を示
す説明図である。
す説明図である。
【図６】第３の実施の形態にかかる半導体記憶装置を示
す説明図である。
す説明図である。
【図７】出力切り替え回路を示す説明図である。
【図８】第４の実施の形態にかかる半導体記憶装置を示
す説明図である。
す説明図である。
【図９】ラッチ回路を示す説明図である。
【図１０】図８の半導体記憶装置の冗長の使用状況を調
べない場合の動作を説明するタイミングチャートであ
る。
べない場合の動作を説明するタイミングチャートであ
る。
【図１１】図８の半導体記憶装置の冗長の使用状況を調
べる場合の動作を説明するタイミングチャートである。
べる場合の動作を説明するタイミングチャートである。
【図１２】従来のデコーダ回路を示す説明図である。
【図１３】従来の半導体記憶装置を示す説明図である。
【図１４】ヒューズクランプを示す説明図である。
【図１５】ＲｏｌｌＣａｌｌクランプを示す説明図であ
る。
る。
【図１６】図１３の半導体記憶装置の冗長の使用状況を
調べない場合の動作を説明するタイミングチャートであ
る。
調べない場合の動作を説明するタイミングチャートであ
る。
【図１７】図１３の半導体記憶装置の冗長の使用状況を
調べる場合の動作を説明するタイミングチャートであ
る。
調べる場合の動作を説明するタイミングチャートであ
る。
１ 冗長ヒューズ ３ カラムデコーダ ４ カラムデコーダ切替回路 ５ カラムドライバ ６ ヒューズドライバ ７ ヒューズクランプ １０−１〜１０−ｎ デコーダ回路 ２０−１〜２０−ｎ メモリセルブロック １００ 半導体記憶装置 １１０ ＲｏｌｌＣａｌｌ信号伝搬回路 １１１−１〜１１１−ｎ−１ ＲｏｌｌＣａｌｌ回路 ＦＣ１〜ＦＣｎ デコーダ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 裕一 宮崎県宮崎市大和町９番２号 株式会社沖 マイクロデザイン宮崎内 Ｆターム(参考） 5B024 AA07 AA15 BA18 CA13 CA16 CA17 5L106 CC04 CC13 CC17 CC24 CC32 FF04 FF05 GG06
Claims (6)
- 【請求項１】 ｎ（ｎは正の整数）のメモリセルブロッ
クと，前記各メモリセルブロックに対応して備えられ冗
長救済を行うｎのデコーダ回路と，冗長救済が行われて
いるかを判断する判断手段とを備えた半導体記憶装置に
おいて：前記各デコーダ回路は，冗長救済が行われてい
ない場合は前記判断手段に一のレベルのデコーダ信号を
出力し，冗長救済が行われている場合は前記判断手段に
他のレベルのデコーダ信号を出力し，前記判断手段は，
前記各デコーダ信号のすべてが一のレベルであるときは
一のレベルの判断信号を出力し，前記各デコーダ信号の
いずれかが他のレベルであるときは他のレベルの判断信
号を出力することを特徴とする，半導体記憶装置。 - 【請求項２】 前記ｎは３以上の整数であり，前記判断
手段は，ｎ−１の判断回路が直列に接続され，前記各判
断回路は，ＮＡＮＤ素子と，前記ＮＡＮＤ素子の出力を
入力とするインバータとにより構成され，ｉ（ｉは１以
上ｎ−２以下の整数）番目の前記判断回路のＮＡＮＤ素
子には，少なくとも，ｉ番目のメモリセルブロックに対
応する前記デコーダ信号とｉ＋１番目の前記判断回路内
のインバータの出力信号とが入力され，ｎ−１番目の前
記判断回路のＮＡＮＤ素子には，ｎ−１番目のメモリセ
ルブロックに対応する前記デコーダ信号とｎ番目のメモ
リセルブロックに対応する前記デコーダ信号とが入力さ
れることを特徴とする，請求項１に記載の半導体記憶装
置。 - 【請求項３】 少なくとも一の前記判断回路のＮＡＮＤ
素子には，少なくとも二以上上流に接続される前記判断
回路のインバータの出力信号が入力されることを特徴と
する，請求項２に記載の半導体記憶装置。 - 【請求項４】 ｎ（ｎは正の整数）のメモリセルブロッ
クと，前記各メモリセルブロックに対応して備えられ冗
長救済を行うｎのデコーダ回路と，前記各メモリセルブ
ロックに対応して備えられ前記メモリセルブロックから
データを読み出すｎの読出手段と，冗長救済が行われて
いるかを判断する判断手段とを備えた半導体記憶装置に
おいて：前記各デコーダ回路は，冗長救済が行われてい
る場合は前記判断手段に一のレベルのデコーダ信号を出
力し，冗長救済が行われていない場合は前記判断手段に
他のレベルのデコーダ信号を出力し，前記判断手段は，
ｎの出力切り替え回路が直列に接続され，ｉ（ｉは１以
上ｎ以下の整数）番目の前記各出力切り替え回路は，ｉ
番目の前記読出手段により読み出されたデータとｉ番目
の前記デコーダ信号とを切り替えて出力することを特徴
とする，半導体記憶装置。 - 【請求項５】 前記出力切り替え回路は，２のトランス
ファゲートを含み，前記ｉ番目の前記読出手段により読
み出されたデータが入力される一のトランスファゲート
と前記ｉ番目のデコーダ信号が入力される他のトランス
ファゲートとを切り替えることを特徴とする，請求項４
に記載の半導体記憶装置。 - 【請求項６】 前記出力切り替え回路はラッチ手段を含
み，前記ｉ番目の前記読出手段により読み出されたデー
タと前記ｉ番目のデコーダ信号とを切り替えてラッチす
ることを特徴とする，請求項４に記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10319587A JP2000149590A (ja) | 1998-11-10 | 1998-11-10 | 半導体記憶装置 |
| US09/418,021 US6072736A (en) | 1998-11-10 | 1999-10-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10319587A JP2000149590A (ja) | 1998-11-10 | 1998-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000149590A true JP2000149590A (ja) | 2000-05-30 |
Family
ID=18111940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10319587A Pending JP2000149590A (ja) | 1998-11-10 | 1998-11-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6072736A (ja) |
| JP (1) | JP2000149590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507917B1 (en) | 1998-11-26 | 2003-01-14 | Nec Corporation | Data memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2973419B2 (ja) * | 1988-01-22 | 1999-11-08 | 沖電気工業株式会社 | 半導体メモリ装置 |
| JP2830120B2 (ja) * | 1989-07-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0547196A (ja) * | 1991-08-09 | 1993-02-26 | Sony Corp | 冗長アドレスロールコール回路 |
| JPH09237496A (ja) * | 1996-03-04 | 1997-09-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5907511A (en) * | 1997-12-23 | 1999-05-25 | Lsi Logic Corporation | Electrically selectable redundant components for an embedded DRAM |
-
1998
- 1998-11-10 JP JP10319587A patent/JP2000149590A/ja active Pending
-
1999
- 1999-10-14 US US09/418,021 patent/US6072736A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507917B1 (en) | 1998-11-26 | 2003-01-14 | Nec Corporation | Data memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072736A (en) | 2000-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |