JPH09237496A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09237496A JPH09237496A JP8046018A JP4601896A JPH09237496A JP H09237496 A JPH09237496 A JP H09237496A JP 8046018 A JP8046018 A JP 8046018A JP 4601896 A JP4601896 A JP 4601896A JP H09237496 A JPH09237496 A JP H09237496A
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- signal
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Abstract
(57)【要約】
【課題】 冗長回路の使用／不使用を容易に判別可能な
半導体記憶装置を提供する。 【解決手段】 直列に接続された遅延素子２０１〜２０
４を設け、冗長回路を使用している場合には、遅延素子
２０２の出力ノードと検出端子２０５の入力ノードとの
間に設けられたヒューズ２０７を溶断し、冗長回路を使
用していない場合は、遅延回路２０４の出力ノードと検
出端子２０５の入力ノードとの間に設けられたヒューズ
２０９を溶断することによって、検出端子２０５から出
力されるパルス信号Ｓ２のパルスの立上がり時間を変化
させる。
半導体記憶装置を提供する。 【解決手段】 直列に接続された遅延素子２０１〜２０
４を設け、冗長回路を使用している場合には、遅延素子
２０２の出力ノードと検出端子２０５の入力ノードとの
間に設けられたヒューズ２０７を溶断し、冗長回路を使
用していない場合は、遅延回路２０４の出力ノードと検
出端子２０５の入力ノードとの間に設けられたヒューズ
２０９を溶断することによって、検出端子２０５から出
力されるパルス信号Ｓ２のパルスの立上がり時間を変化
させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、冗長回路を備えた半導体記憶装置に関する。
し、特に、冗長回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体記憶装置は、一般
にメモリセルアレイ内のワード線やビット線対、メモリ
セルなどに欠陥があった場合にそのスペアとなる冗長回
路を備えている。
にメモリセルアレイ内のワード線やビット線対、メモリ
セルなどに欠陥があった場合にそのスペアとなる冗長回
路を備えている。
【０００３】
【発明が解決しようとする課題】しかしながら、冗長回
路を備えた通常のＤＲＡＭなどでは、チップのサンプル
を客先に出荷する際などに、客先がノン−スペア品（冗
長回路を使用していない品）を要求している場合に、そ
のサンプルがノン−スペア品であるか否かをチップの外
部から選別できないという問題点があった。
路を備えた通常のＤＲＡＭなどでは、チップのサンプル
を客先に出荷する際などに、客先がノン−スペア品（冗
長回路を使用していない品）を要求している場合に、そ
のサンプルがノン−スペア品であるか否かをチップの外
部から選別できないという問題点があった。
【０００４】本発明は、以上のような問題点を解決する
ためになされたもので、冗長回路を使用しているか使用
していないかを容易に判別可能な半導体記憶装置を提供
することを目的とする。
ためになされたもので、冗長回路を使用しているか使用
していないかを容易に判別可能な半導体記憶装置を提供
することを目的とする。
【０００５】従来の冗長回路の使用／不使用の判別（リ
ダンダンシチェック）の方法として、たとえば、外部か
ら予め定められた特定のアドレス（アドレスキー）を入
力して、スペアデコーダイネーブル信号（ＳＤＥ）の変
化を見ることによって判別する方法があった。ここで、
スペアデコーダイネーブル信号は、冗長回路のアドレス
をデコードするスペアデコーダを活性化させる信号であ
る。
ダンダンシチェック）の方法として、たとえば、外部か
ら予め定められた特定のアドレス（アドレスキー）を入
力して、スペアデコーダイネーブル信号（ＳＤＥ）の変
化を見ることによって判別する方法があった。ここで、
スペアデコーダイネーブル信号は、冗長回路のアドレス
をデコードするスペアデコーダを活性化させる信号であ
る。
【０００６】この方法は、アドレスキーが入力される
と、スペアデコーダイネーブル信号が、冗長回路を使用
していない場合はＨ（論理ハイ）レベルのまま変化しな
いが、冗長回路を使用している場合はＨレベルからＬ
（論理ロー）レベルに変化し、それに応答して冗長回路
内のワード線が選択され、スペアとして使用されている
アドレス（不良アドレス）が検出できるようになってい
ることを利用したものである。
と、スペアデコーダイネーブル信号が、冗長回路を使用
していない場合はＨ（論理ハイ）レベルのまま変化しな
いが、冗長回路を使用している場合はＨレベルからＬ
（論理ロー）レベルに変化し、それに応答して冗長回路
内のワード線が選択され、スペアとして使用されている
アドレス（不良アドレス）が検出できるようになってい
ることを利用したものである。
【０００７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のワード線と、複数のワード線と交差す
る複数のビット線対と、ワード線とビット線対とに接続
された複数のメモリセルとを有するメモリセルアレイ
と、行アドレスの入力に応答して、複数のワード線のう
ち、対応するいずれか１つを活性化する行デコーダと、
列アドレスの入力に応答して、複数のビット線対のう
ち、対応するいずれか１つを活性化する列デコーダと、
メモリセルアレイ内部に欠陥があった場合のスペアとな
る冗長回路と、入力パルス信号をもとに、冗長回路使用
時には第１のパルス幅の出力パルス信号を発生し、冗長
回路不使用時には第１のパルス幅と異なる第２のパルス
幅の出力パルス信号を発生するパルス信号発生手段とを
設けたものである。
憶装置は、複数のワード線と、複数のワード線と交差す
る複数のビット線対と、ワード線とビット線対とに接続
された複数のメモリセルとを有するメモリセルアレイ
と、行アドレスの入力に応答して、複数のワード線のう
ち、対応するいずれか１つを活性化する行デコーダと、
列アドレスの入力に応答して、複数のビット線対のう
ち、対応するいずれか１つを活性化する列デコーダと、
メモリセルアレイ内部に欠陥があった場合のスペアとな
る冗長回路と、入力パルス信号をもとに、冗長回路使用
時には第１のパルス幅の出力パルス信号を発生し、冗長
回路不使用時には第１のパルス幅と異なる第２のパルス
幅の出力パルス信号を発生するパルス信号発生手段とを
設けたものである。
【０００８】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、パルス信号発生手段に、
入力パルス信号を遅延し第１のパルス信号として出力す
る第１の遅延素子と、第１のパルス信号を遅延し、第２
のパルス信号として出力する第２の遅延素子と、第１ま
たは第２のパルス信号を出力パルス信号として出力する
検出端子と、第１の遅延素子の出力ノードと検出端子と
の間に接続された第１のヒューズと、第２の遅延素子の
出力ノードと検出端子との間に接続された第２のヒュー
ズとを設けたものであり、冗長回路使用時は第１のヒュ
ーズが溶断され、冗長回路不使用時は第２のヒューズが
溶断される。
１の半導体記憶装置において、パルス信号発生手段に、
入力パルス信号を遅延し第１のパルス信号として出力す
る第１の遅延素子と、第１のパルス信号を遅延し、第２
のパルス信号として出力する第２の遅延素子と、第１ま
たは第２のパルス信号を出力パルス信号として出力する
検出端子と、第１の遅延素子の出力ノードと検出端子と
の間に接続された第１のヒューズと、第２の遅延素子の
出力ノードと検出端子との間に接続された第２のヒュー
ズとを設けたものであり、冗長回路使用時は第１のヒュ
ーズが溶断され、冗長回路不使用時は第２のヒューズが
溶断される。
【０００９】請求項３に係る半導体記憶装置は、請求項
１の半導体記憶装置において、電源投入後の所定期間に
パワーオンリセット信号を発生するパワーオンリセット
信号発生手段をさらに設けたものであり、パルス信号発
生手段に、入力パルス信号を遅延し、第１のパルス信号
として出力する第１の遅延素子と、第１のパルス信号を
遅延し、第２のパルス信号として出力する第２の遅延素
子と、第１または第２のパルス信号を出力パルス信号と
して出力する検出端子と、第１の遅延素子と検出端子と
の間に接続された第１のトランジスタと、第２の遅延素
子と検出端子との間に接続された第２のトランジスタ
と、パワーオンリセット信号が活性化され、かつ、冗長
回路使用時は第１のトランジスタをオンし、冗長回路不
使用時は第２のトランジスタをオンするトランジスタ制
御手段とを設けたものである。
１の半導体記憶装置において、電源投入後の所定期間に
パワーオンリセット信号を発生するパワーオンリセット
信号発生手段をさらに設けたものであり、パルス信号発
生手段に、入力パルス信号を遅延し、第１のパルス信号
として出力する第１の遅延素子と、第１のパルス信号を
遅延し、第２のパルス信号として出力する第２の遅延素
子と、第１または第２のパルス信号を出力パルス信号と
して出力する検出端子と、第１の遅延素子と検出端子と
の間に接続された第１のトランジスタと、第２の遅延素
子と検出端子との間に接続された第２のトランジスタ
と、パワーオンリセット信号が活性化され、かつ、冗長
回路使用時は第１のトランジスタをオンし、冗長回路不
使用時は第２のトランジスタをオンするトランジスタ制
御手段とを設けたものである。
【００１０】請求項４に係る半導体記憶装置は、請求項
１の半導体記憶装置において、入力パルス信号をもとに
セルフリフレッシュ活性化信号を発生するセルフリフレ
ッシュ活性化信号発生回路と、セルフリフレッシュ活性
化信号に応答してメモリセルアレイにおいて、セルフリ
フレッシュを行なうセルフリフレッシュ回路と、冗長回
路使用時はパルス幅の狭い外部行アドレスストローブ信
号を出力パルス信号として生成し、冗長回路不使用時は
パルス幅の広い外部行アドレスストローブ信号を出力パ
ルス信号として生成する外部行アドレスストローブ信号
生成回路とをさらに設けたものであり、セルフリフレッ
シュ活性化信号発生回路に、入力パルス信号を遅延し第
１のパルス信号として出力する第１の遅延素子と、第１
のパルス信号を遅延し、第２のパルス信号として出力す
る第２の遅延素子と、第１または第２のパルス信号を保
持する保持手段とを設け、パルス信号発生手段に、セル
フリフレッシュ活性化信号発生回路と、第１の遅延素子
と保持手段との間に接続された第１のヒューズと、第２
の遅延素子と保持手段との間に接続された第２のヒュー
ズと、を設け、冗長回路使用時は第１のヒューズが溶断
され、冗長回路不使用時は第２のヒューズが溶断され
る。
１の半導体記憶装置において、入力パルス信号をもとに
セルフリフレッシュ活性化信号を発生するセルフリフレ
ッシュ活性化信号発生回路と、セルフリフレッシュ活性
化信号に応答してメモリセルアレイにおいて、セルフリ
フレッシュを行なうセルフリフレッシュ回路と、冗長回
路使用時はパルス幅の狭い外部行アドレスストローブ信
号を出力パルス信号として生成し、冗長回路不使用時は
パルス幅の広い外部行アドレスストローブ信号を出力パ
ルス信号として生成する外部行アドレスストローブ信号
生成回路とをさらに設けたものであり、セルフリフレッ
シュ活性化信号発生回路に、入力パルス信号を遅延し第
１のパルス信号として出力する第１の遅延素子と、第１
のパルス信号を遅延し、第２のパルス信号として出力す
る第２の遅延素子と、第１または第２のパルス信号を保
持する保持手段とを設け、パルス信号発生手段に、セル
フリフレッシュ活性化信号発生回路と、第１の遅延素子
と保持手段との間に接続された第１のヒューズと、第２
の遅延素子と保持手段との間に接続された第２のヒュー
ズと、を設け、冗長回路使用時は第１のヒューズが溶断
され、冗長回路不使用時は第２のヒューズが溶断され
る。
【００１１】請求項５に係る半導体記憶装置は、請求項
１の半導体記憶装置において、入力入力パルス信号をも
とにセルフリフレッシュ活性化信号を発生するセルフリ
フレッシュ活性化信号発生回路と、セルフリフレッシュ
活性化信号に応答してメモリセルアレイにおいてセルフ
リフレッシュを行なうセルフリフレッシュ回路と、冗長
回路使用時はパルス幅の狭い外部行アドレスストローブ
信号を出力パルス信号として生成し、冗長回路不使用時
はパルス幅の広い外部行アドレスストローブ信号を出力
パルス信号として生成する外部行アドレスストローブ信
号生成回路と、電源投入後の所定期間にパワーオンリセ
ット信号を発生するパワーオンリセット発生回路とをさ
らに設けたものであり、セルフリフレッシュ活性化信号
発生回路に、入力パルス信号を遅延し第１のパルス信号
として出力する第１の遅延素子と、第１のパルス信号を
遅延し第２のパルス信号として出力する第２の遅延素子
と、第１または第２のパルス信号を保持する保持手段
と、を設け、パルス信号発生手段に、セルフリフレッシ
ュ活性化信号発生回路と、第１の遅延素子と保持手段と
の間に接続された第１のトランジスタと、第２の遅延素
子と保持手段との間に接続された第２のトランジスタ
と、パワーオンリセット信号が活性化され、かつ、冗長
回路使用時は第１のトランジスタをオンし、冗長回路不
使用時は第２のトランジスタをオンするトランジスタ制
御手段とを設けたものである。
１の半導体記憶装置において、入力入力パルス信号をも
とにセルフリフレッシュ活性化信号を発生するセルフリ
フレッシュ活性化信号発生回路と、セルフリフレッシュ
活性化信号に応答してメモリセルアレイにおいてセルフ
リフレッシュを行なうセルフリフレッシュ回路と、冗長
回路使用時はパルス幅の狭い外部行アドレスストローブ
信号を出力パルス信号として生成し、冗長回路不使用時
はパルス幅の広い外部行アドレスストローブ信号を出力
パルス信号として生成する外部行アドレスストローブ信
号生成回路と、電源投入後の所定期間にパワーオンリセ
ット信号を発生するパワーオンリセット発生回路とをさ
らに設けたものであり、セルフリフレッシュ活性化信号
発生回路に、入力パルス信号を遅延し第１のパルス信号
として出力する第１の遅延素子と、第１のパルス信号を
遅延し第２のパルス信号として出力する第２の遅延素子
と、第１または第２のパルス信号を保持する保持手段
と、を設け、パルス信号発生手段に、セルフリフレッシ
ュ活性化信号発生回路と、第１の遅延素子と保持手段と
の間に接続された第１のトランジスタと、第２の遅延素
子と保持手段との間に接続された第２のトランジスタ
と、パワーオンリセット信号が活性化され、かつ、冗長
回路使用時は第１のトランジスタをオンし、冗長回路不
使用時は第２のトランジスタをオンするトランジスタ制
御手段とを設けたものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００１３】（１） 実施の形態１ 図１は、本発明の半導体記憶装置の実施の形態１のＤＲ
ＡＭ１００の構成を示すブロック図である。
ＡＭ１００の構成を示すブロック図である。
【００１４】図１を参照して、ＤＲＡＭ１００は、複数
のワード線と、複数のワード線と交差する複数のビット
線と、ワード線とビット線とに接続された複数のメモリ
セルとを有するメモリセルアレイ１０１と、行アドレス
が入力される行アドレスバッファ１２３と、行アドレス
バッファ１２３の出力に応答して複数のワード線のうち
対応するいずれか１つを活性化する行デコーダ１０３
と、列アドレスが入力される列アドレスバッファ１２５
と、列アドレスバッファ１２３の出力に応答して複数の
ビット線のうち対応するいずれか１つを活性化する列デ
コーダ１０５と、メモリセルアレイ１００内部に欠陥が
あった場合のスペアとなる冗長回路１０７と、冗長回路
１０７の使用／不使用に対応して異なるパルス幅のパル
ス信号を発生するパルス信号発生回路１０９と、パルス
信号発生回路１０９から発生されたパルス信号を検出す
るための検出端子２０５とを含む。
のワード線と、複数のワード線と交差する複数のビット
線と、ワード線とビット線とに接続された複数のメモリ
セルとを有するメモリセルアレイ１０１と、行アドレス
が入力される行アドレスバッファ１２３と、行アドレス
バッファ１２３の出力に応答して複数のワード線のうち
対応するいずれか１つを活性化する行デコーダ１０３
と、列アドレスが入力される列アドレスバッファ１２５
と、列アドレスバッファ１２３の出力に応答して複数の
ビット線のうち対応するいずれか１つを活性化する列デ
コーダ１０５と、メモリセルアレイ１００内部に欠陥が
あった場合のスペアとなる冗長回路１０７と、冗長回路
１０７の使用／不使用に対応して異なるパルス幅のパル
ス信号を発生するパルス信号発生回路１０９と、パルス
信号発生回路１０９から発生されたパルス信号を検出す
るための検出端子２０５とを含む。
【００１５】冗長回路１０７は、スペアのワード線であ
るスペア行１１１と、スペアのビット線であるスペア列
１１３と、スペア行１１１内のワード線を活性化するス
ペア行デコーダ１１５と、スペア列１１３内のビット線
を活性化するスペア列デコーダ１１７と、不良行アドレ
スが入力されるとスペア行デコーダ１１０を活性化する
行プログラム回路１１９と、不良列アドレスが入力され
るとスペア列デコーダ１１７を活性化する列プログラム
回路１２１とを含む。
るスペア行１１１と、スペアのビット線であるスペア列
１１３と、スペア行１１１内のワード線を活性化するス
ペア行デコーダ１１５と、スペア列１１３内のビット線
を活性化するスペア列デコーダ１１７と、不良行アドレ
スが入力されるとスペア行デコーダ１１０を活性化する
行プログラム回路１１９と、不良列アドレスが入力され
るとスペア列デコーダ１１７を活性化する列プログラム
回路１２１とを含む。
【００１６】ＤＲＡＭ１００において、行アドレスバッ
ファ１２３は行デコーダ１０３と行プログラム回路１１
９とに接続され、列アドレスバッファ１２５は列デコー
ダ１０５と列プログラム回路１２１とに接続されてい
る。メモリセルアレイ１０１内のワード線は行デコーダ
１０３に接続され、メモリセルアレイ１０１内のビット
線は列デコーダ１０５に接続されている。スペア行１１
１内のすぺあのワード線はメモリセルアレイ１０１内の
ビット線に接続されており、スペア行デコーダ１１５に
接続されている。スペア列１１３内のスペアのビット線
はメモリセルアレイ１０１内のワード線に接続されてお
り、スペア列デコーダ１１７に接続されている。スペア
行デコーダ１１５は行プログラム回路１１９に接続さ
れ、スペア列デコーダは列プログラム回路１２１に接続
されている。検出端子２０５はパルス信号発生回路１０
９に接続されている。
ファ１２３は行デコーダ１０３と行プログラム回路１１
９とに接続され、列アドレスバッファ１２５は列デコー
ダ１０５と列プログラム回路１２１とに接続されてい
る。メモリセルアレイ１０１内のワード線は行デコーダ
１０３に接続され、メモリセルアレイ１０１内のビット
線は列デコーダ１０５に接続されている。スペア行１１
１内のすぺあのワード線はメモリセルアレイ１０１内の
ビット線に接続されており、スペア行デコーダ１１５に
接続されている。スペア列１１３内のスペアのビット線
はメモリセルアレイ１０１内のワード線に接続されてお
り、スペア列デコーダ１１７に接続されている。スペア
行デコーダ１１５は行プログラム回路１１９に接続さ
れ、スペア列デコーダは列プログラム回路１２１に接続
されている。検出端子２０５はパルス信号発生回路１０
９に接続されている。
【００１７】たとえば、メモリセルアレイ１０１内のあ
るワード線に欠陥があった場合、そのワード線の行アド
レスが不良行アドレスとして行プログラム回路１１９に
登録される。その後、外部からその不良アドレスが入力
されると、行プログラム回路１１９はスペア行デコーダ
１１５を活性化し、スペア行デコーダ１１５はスペア行
１１１内の対応するスペアのワード線を活性化する。
るワード線に欠陥があった場合、そのワード線の行アド
レスが不良行アドレスとして行プログラム回路１１９に
登録される。その後、外部からその不良アドレスが入力
されると、行プログラム回路１１９はスペア行デコーダ
１１５を活性化し、スペア行デコーダ１１５はスペア行
１１１内の対応するスペアのワード線を活性化する。
【００１８】メモリセルアレイ１０１内のビット線に欠
陥があった場合も、上記のワード線の場合と同様にし
て、列プログラム回路１２１に不良列アドレスが登録さ
れ、その不良列アドレスが入力されると、列プログラム
回路１２１はスペア列デコーダ１１７を活性化し、スペ
ア列デコーダ１１７はスペア列１１３内の対応するスペ
アのビット線を活性化する。
陥があった場合も、上記のワード線の場合と同様にし
て、列プログラム回路１２１に不良列アドレスが登録さ
れ、その不良列アドレスが入力されると、列プログラム
回路１２１はスペア列デコーダ１１７を活性化し、スペ
ア列デコーダ１１７はスペア列１１３内の対応するスペ
アのビット線を活性化する。
【００１９】図２は、図１のパルス信号発生回路１０９
と検出端子２０５との例を示す回路図である。
と検出端子２０５との例を示す回路図である。
【００２０】図２を参照して、パルス信号発生回路１０
９は、入力パルス信号Ｓ１を遅延させる遅延回路２０１
〜２０４と、ヒューズ２０７〜２０９とを含む。遅延回
路２０１〜２０４の各々は、直列に接続された２つのイ
ンバータを含む。
９は、入力パルス信号Ｓ１を遅延させる遅延回路２０１
〜２０４と、ヒューズ２０７〜２０９とを含む。遅延回
路２０１〜２０４の各々は、直列に接続された２つのイ
ンバータを含む。
【００２１】パルス信号発生回路１０９において、遅延
回路２０１〜２０４は直列に接続されている。遅延回路
２０２の出力ノードと検出端子２０５の入力ノードとの
間にヒューズ２０７が、遅延回路２０３の出力ノードと
検出端子２０５の入力ノードとの間にヒューズ２０８
が、遅延回路２０４の出力ノードと検出端子２０５の入
力ノードとの間にヒューズ２０９が、それぞれ接続され
ている。検出端子２０５からは、遅延回路２０１〜２０
４による遅延により発生したパルス信号が出力パルス信
号Ｓ２として出力される。
回路２０１〜２０４は直列に接続されている。遅延回路
２０２の出力ノードと検出端子２０５の入力ノードとの
間にヒューズ２０７が、遅延回路２０３の出力ノードと
検出端子２０５の入力ノードとの間にヒューズ２０８
が、遅延回路２０４の出力ノードと検出端子２０５の入
力ノードとの間にヒューズ２０９が、それぞれ接続され
ている。検出端子２０５からは、遅延回路２０１〜２０
４による遅延により発生したパルス信号が出力パルス信
号Ｓ２として出力される。
【００２２】図３は、図２のパルス信号発生回路１０９
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【００２３】以下、図３のタイミングチャートを用いて
パルス信号発生回路１０９の動作を説明する。
パルス信号発生回路１０９の動作を説明する。
【００２４】図３を参照して、入力パルス信号Ｓ１はＬ
レベルの期間（パルス幅）ＴがＴ＝Ｔ０である。
レベルの期間（パルス幅）ＴがＴ＝Ｔ０である。
【００２５】メモリセルアレイ１０１内に欠陥があり冗
長回路１０７を使用している場合には、たとえば、ヒュ
ーズ２０８，２０９が溶断される。入力パルス信号Ｓ１
は遅延回路２０１，２０２によってパルスの立上がりが
遅延され、検出端子２０５から出力パルス信号Ｓ２とし
て出力される。このときの出力パルス信号Ｓ２のＬレベ
ルの期間（パルス幅）ＴはＴ＝Ｔ１（＞Ｔ０）である。
長回路１０７を使用している場合には、たとえば、ヒュ
ーズ２０８，２０９が溶断される。入力パルス信号Ｓ１
は遅延回路２０１，２０２によってパルスの立上がりが
遅延され、検出端子２０５から出力パルス信号Ｓ２とし
て出力される。このときの出力パルス信号Ｓ２のＬレベ
ルの期間（パルス幅）ＴはＴ＝Ｔ１（＞Ｔ０）である。
【００２６】メモリセルアレイ１０１内に欠陥がなく冗
長回路１０７を使用していない場合には、たとえば、ヒ
ューズ２０７，２０８が溶断される。入力パルス信号Ｓ
１は遅延回路２０１〜２０４によってパルスの立上がり
が冗長回路使用時よりもさらに遅延され、検出端子２０
５から出力パルス信号Ｓ２として出力される。このとき
の出力パルス信号Ｓ２のＬレベルのパルス幅ＴはＴ＝Ｔ
２（＞Ｔ１）である。ただし、この出力パルス信号Ｓ２
のＬレベルのパルス幅Ｔは、ＤＲＡＭ１００のスペック
および特性に影響を与えない範囲で変化される。
長回路１０７を使用していない場合には、たとえば、ヒ
ューズ２０７，２０８が溶断される。入力パルス信号Ｓ
１は遅延回路２０１〜２０４によってパルスの立上がり
が冗長回路使用時よりもさらに遅延され、検出端子２０
５から出力パルス信号Ｓ２として出力される。このとき
の出力パルス信号Ｓ２のＬレベルのパルス幅ＴはＴ＝Ｔ
２（＞Ｔ１）である。ただし、この出力パルス信号Ｓ２
のＬレベルのパルス幅Ｔは、ＤＲＡＭ１００のスペック
および特性に影響を与えない範囲で変化される。
【００２７】したがって、冗長回路１０７使用時の出力
パルス信号Ｓ２のＬレベルのパルス幅Ｔは冗長回路１０
７不使用時よりも短くなるので、メモリテスタなどを用
いてこの出力パルス信号Ｓ２のＬレベルのパルス幅を測
定することによって、冗長回路の使用／不使用を容易に
判別することが可能となる。
パルス信号Ｓ２のＬレベルのパルス幅Ｔは冗長回路１０
７不使用時よりも短くなるので、メモリテスタなどを用
いてこの出力パルス信号Ｓ２のＬレベルのパルス幅を測
定することによって、冗長回路の使用／不使用を容易に
判別することが可能となる。
【００２８】この例では、冗長回路１０７使用時に冗長
回路１０７不使用時よりも出力パルス信号Ｓ２のＬレベ
ルのパルス幅Ｔが短くなるように設定しているが、反対
に、冗長回路１０７使用時にＬレベルのパルス幅Ｔが長
くなるように設定しても同様に判別することができる。
回路１０７不使用時よりも出力パルス信号Ｓ２のＬレベ
ルのパルス幅Ｔが短くなるように設定しているが、反対
に、冗長回路１０７使用時にＬレベルのパルス幅Ｔが長
くなるように設定しても同様に判別することができる。
【００２９】また、遅延回路２０１〜２０４は一例であ
って、同様の作用を有するものであれば他の遅延回路に
置換えることが可能である。
って、同様の作用を有するものであれば他の遅延回路に
置換えることが可能である。
【００３０】（２） 実施の形態２ 図４は、本発明の半導体記憶装置の実施の形態２のＤＲ
ＡＭ４００の構成を示すブロック図である。
ＡＭ４００の構成を示すブロック図である。
【００３１】図４を参照して、ＤＲＡＭ４００は、メモ
リセルアレイ１０１と、行アドレスバッファ１２３と、
行デコーダ１０３と、列アドレスバッファ１２５と、列
デコーダ１０５と、冗長回路１０７と、電源投入後の所
定期間にパワーオンリセット信号を発生するパワーオン
リセット信号発生回路４０１と、パルス信号発生回路４
０９とを含む。
リセルアレイ１０１と、行アドレスバッファ１２３と、
行デコーダ１０３と、列アドレスバッファ１２５と、列
デコーダ１０５と、冗長回路１０７と、電源投入後の所
定期間にパワーオンリセット信号を発生するパワーオン
リセット信号発生回路４０１と、パルス信号発生回路４
０９とを含む。
【００３２】メモリセルアレイ１０１，行デコーダ１０
３，列デコーダ１０５，冗長回路１０７，行アドレスバ
ッファ１２３，列アドレスバッファ１２５の回路構成お
よび接続関係は図１の実施の形態１の場合と同様である
ので説明を省略する。
３，列デコーダ１０５，冗長回路１０７，行アドレスバ
ッファ１２３，列アドレスバッファ１２５の回路構成お
よび接続関係は図１の実施の形態１の場合と同様である
ので説明を省略する。
【００３３】パワーオンリセット信号発生回路４０１
は、行アドレスバッファ１２３と、列アドレスバッファ
１２５と、パルス信号発生回路４０９とに接続されてい
る。
は、行アドレスバッファ１２３と、列アドレスバッファ
１２５と、パルス信号発生回路４０９とに接続されてい
る。
【００３４】図５は、パルス信号発生回路４０９の例を
示す回路図である。図５を参照して、パルス信号発生回
路４０９は、入力パルス信号Ｓ１を遅延させる遅延回路
２０１〜２０４と、遅延により発生したパルス信号が出
力パルス信号Ｓ２として出力される検出端子２０５と、
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラン
ジスタと称する）５０１〜５０３と、ＮＭＯＳトランジ
スタ５０１〜５０３を制御するトランジスタ制御回路５
０５とを含む。
示す回路図である。図５を参照して、パルス信号発生回
路４０９は、入力パルス信号Ｓ１を遅延させる遅延回路
２０１〜２０４と、遅延により発生したパルス信号が出
力パルス信号Ｓ２として出力される検出端子２０５と、
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラン
ジスタと称する）５０１〜５０３と、ＮＭＯＳトランジ
スタ５０１〜５０３を制御するトランジスタ制御回路５
０５とを含む。
【００３５】遅延回路２０１〜２０４の各々は、直列に
接続された２つのインバータを含む。
接続された２つのインバータを含む。
【００３６】トランジスタ制御回路５０５は、ＮＭＯＳ
トランジスタ５０１〜５０３の各々に対して設けられＮ
ＭＯＳトランジスタ５０１〜５０３のゲート電極に与え
る制御信号Ｓ５０１〜５０３を出力するゲート電圧制御
回路５０７〜５０９を含む。ゲート電圧制御回路５０７
は、ＮＭＯＳトランジスタ５１１と、ＰＭＯＳトランジ
スタ５１３と、ヒューズ５１１と、ＮＡＮＤ回路５１７
と、インバータ５１９とを含む。
トランジスタ５０１〜５０３の各々に対して設けられＮ
ＭＯＳトランジスタ５０１〜５０３のゲート電極に与え
る制御信号Ｓ５０１〜５０３を出力するゲート電圧制御
回路５０７〜５０９を含む。ゲート電圧制御回路５０７
は、ＮＭＯＳトランジスタ５１１と、ＰＭＯＳトランジ
スタ５１３と、ヒューズ５１１と、ＮＡＮＤ回路５１７
と、インバータ５１９とを含む。
【００３７】ゲート電圧制御回路５０８は、ＮＭＯＳト
ランジスタ５２１と、ＰＭＯＳトランジスタ５２３と、
ヒューズ５２５と、ＮＡＮＤ回路５２７と、インバータ
５２９とを含む。ゲート電圧制御回路５０９は、ＮＭＯ
Ｓトランジスタ５３１と、ＰＭＯＳトランジスタ５３３
と、ヒューズ５３５と、ＮＡＮＤ回路５３７と、インバ
ータ５３９とを含む。
ランジスタ５２１と、ＰＭＯＳトランジスタ５２３と、
ヒューズ５２５と、ＮＡＮＤ回路５２７と、インバータ
５２９とを含む。ゲート電圧制御回路５０９は、ＮＭＯ
Ｓトランジスタ５３１と、ＰＭＯＳトランジスタ５３３
と、ヒューズ５３５と、ＮＡＮＤ回路５３７と、インバ
ータ５３９とを含む。
【００３８】パルス信号発生回路４０９において、遅延
回路２０１〜２０４は直列に接続されている。
回路２０１〜２０４は直列に接続されている。
【００３９】遅延回路２０２の出力ノードと検出端子２
０５の入力ノードとの間にＮＭＯＳトランジスタ５０１
が、遅延回路２０３の出力ノードと検出端子２０５の入
力ノードとの間にＮＭＯＳトランジスタ５０２が、遅延
回路２０４の出力ノードと検出端子２０５の入力ノード
との間にＮＭＯＳトランジスタ５０３がそれぞれ接続さ
れている。
０５の入力ノードとの間にＮＭＯＳトランジスタ５０１
が、遅延回路２０３の出力ノードと検出端子２０５の入
力ノードとの間にＮＭＯＳトランジスタ５０２が、遅延
回路２０４の出力ノードと検出端子２０５の入力ノード
との間にＮＭＯＳトランジスタ５０３がそれぞれ接続さ
れている。
【００４０】ゲート電圧制御回路５０７において、ＮＭ
ＯＳトランジスタ５１１のドレイン電極はＶｃｃ電源に
接続されている。ＰＭＯＳトランジスタ５１３のドレイ
ン電極は接地されている。ＮＭＯＳトランジスタ５１１
のソース電極とＰＭＯＳトランジスタ５１３のソース電
極とはヒューズ５１５を介して接続されている。ＮＭＯ
Ｓトランジスタ５１１のゲート電極とＰＭＯＳトランジ
スタ５１３のゲート電極とは共通に接続され、パワーオ
ンリセット信号ＰＯＲが与えられている。ＮＡＮＤ回路
５１７の一方の入力ノードにもパワーオンリセット信号
ＰＯＲが入力され、他方の入力ノードはＮＭＯＳトラン
ジスタ５１１のソース電極に接続されている。ＮＡＮＤ
回路５１７の出力ノードはインバータ５１９の入力ノー
ドに接続され、インバータ５１９の出力ノードはＮＭＯ
Ｓトランジスタ５０１のゲート電極に接続されている。
ＯＳトランジスタ５１１のドレイン電極はＶｃｃ電源に
接続されている。ＰＭＯＳトランジスタ５１３のドレイ
ン電極は接地されている。ＮＭＯＳトランジスタ５１１
のソース電極とＰＭＯＳトランジスタ５１３のソース電
極とはヒューズ５１５を介して接続されている。ＮＭＯ
Ｓトランジスタ５１１のゲート電極とＰＭＯＳトランジ
スタ５１３のゲート電極とは共通に接続され、パワーオ
ンリセット信号ＰＯＲが与えられている。ＮＡＮＤ回路
５１７の一方の入力ノードにもパワーオンリセット信号
ＰＯＲが入力され、他方の入力ノードはＮＭＯＳトラン
ジスタ５１１のソース電極に接続されている。ＮＡＮＤ
回路５１７の出力ノードはインバータ５１９の入力ノー
ドに接続され、インバータ５１９の出力ノードはＮＭＯ
Ｓトランジスタ５０１のゲート電極に接続されている。
【００４１】ゲート電圧制御回路５０８において、ＮＭ
ＯＳトランジスタ５２１のドレイン電極はＶｃｃ電源に
接続されている。ＰＭＯＳトランジスタ５２３のドレイ
ン電極は接地されている。ＮＭＯＳトランジスタ５２１
のソース電極とＰＭＯＳトランジスタ５２３のソース電
極とはヒューズ５２５を介して接続されている。ＮＭＯ
Ｓトランジスタ５２１のゲート電極とＰＭＯＳトランジ
スタ５２３のゲート電極とは共通に接続され、パワーオ
ンリセット信号ＰＯＲが与えられている。ＮＡＮＤ回路
５２７の一方の入力ノードにもパワーオンリセット信号
ＰＯＲが入力され、他方の入力ノードはＮＭＯＳトラン
ジスタ５２１のソース電極に接続されている。ＮＡＮＤ
回路５２の出力のとはインバータ５２９の入力ノードに
接続され、インバータ５２９の出力ノードはＮＭＯＳト
ランジスタ５０２のゲート電極に接続されている。
ＯＳトランジスタ５２１のドレイン電極はＶｃｃ電源に
接続されている。ＰＭＯＳトランジスタ５２３のドレイ
ン電極は接地されている。ＮＭＯＳトランジスタ５２１
のソース電極とＰＭＯＳトランジスタ５２３のソース電
極とはヒューズ５２５を介して接続されている。ＮＭＯ
Ｓトランジスタ５２１のゲート電極とＰＭＯＳトランジ
スタ５２３のゲート電極とは共通に接続され、パワーオ
ンリセット信号ＰＯＲが与えられている。ＮＡＮＤ回路
５２７の一方の入力ノードにもパワーオンリセット信号
ＰＯＲが入力され、他方の入力ノードはＮＭＯＳトラン
ジスタ５２１のソース電極に接続されている。ＮＡＮＤ
回路５２の出力のとはインバータ５２９の入力ノードに
接続され、インバータ５２９の出力ノードはＮＭＯＳト
ランジスタ５０２のゲート電極に接続されている。
【００４２】ゲート電圧制御回路５０９において、ＮＭ
ＯＳトランジスタ５３１のドレイン電極はＶｃｃ電源に
接続されている。ＰＭＯＳトランジスタ５３３のドレイ
ン電極は接地されている。ＮＭＯＳトランジスタ５３１
のソース電極とＰＭＯＳトランジスタ５３３のソース電
極とはヒューズ５３５を介して接続されている。ＮＭＯ
Ｓトランジスタ５３１のゲート電極とＰＭＯＳトランジ
スタ５３３のゲート電極とは共通に接続され、パワーオ
ンリセット信号ＰＯＲが与えられている。ＮＡＮＤ回路
５３７の一方の入力ノードにもパワーオンリセット信号
ＰＯＲが入力され、他方の入力ノードはＮＭＯＳトラン
ジスタ５３１のソース電極に接続されている。ＮＡＮＤ
回路５３７の出力ノードはインバータ５３９の入力ノー
ドに接続され、インバータ５３９の出力ノードはＮＭＯ
Ｓトランジスタ５０３のゲート電極に接続されている。
ＯＳトランジスタ５３１のドレイン電極はＶｃｃ電源に
接続されている。ＰＭＯＳトランジスタ５３３のドレイ
ン電極は接地されている。ＮＭＯＳトランジスタ５３１
のソース電極とＰＭＯＳトランジスタ５３３のソース電
極とはヒューズ５３５を介して接続されている。ＮＭＯ
Ｓトランジスタ５３１のゲート電極とＰＭＯＳトランジ
スタ５３３のゲート電極とは共通に接続され、パワーオ
ンリセット信号ＰＯＲが与えられている。ＮＡＮＤ回路
５３７の一方の入力ノードにもパワーオンリセット信号
ＰＯＲが入力され、他方の入力ノードはＮＭＯＳトラン
ジスタ５３１のソース電極に接続されている。ＮＡＮＤ
回路５３７の出力ノードはインバータ５３９の入力ノー
ドに接続され、インバータ５３９の出力ノードはＮＭＯ
Ｓトランジスタ５０３のゲート電極に接続されている。
【００４３】実施の形態１の場合と同様に、冗長回路１
０７を使用している場合の出力パルス信号Ｓ２のＬレベ
ルのパルス幅Ｔが冗長回路１０７を使用していない場合
の出力パルス信号Ｓ２のＬレベルのパルス幅Ｔよりも短
くなるように設定した場合について説明する。
０７を使用している場合の出力パルス信号Ｓ２のＬレベ
ルのパルス幅Ｔが冗長回路１０７を使用していない場合
の出力パルス信号Ｓ２のＬレベルのパルス幅Ｔよりも短
くなるように設定した場合について説明する。
【００４４】図６は、図５のパルス信号発生回路４０９
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【００４５】図６を用いてパルス信号発生回路４０９の
動作を説明する。冗長回路１０７を使用している場合
は、たとえば、トランジスタ制御回路５０５のゲート電
圧制御回路５０７内のヒューズ５１５を溶断し、冗長回
路１０７を使用していない場合は、たとえば、ゲート電
圧制御回路５０９内のヒューズ５３５を溶断する。
動作を説明する。冗長回路１０７を使用している場合
は、たとえば、トランジスタ制御回路５０５のゲート電
圧制御回路５０７内のヒューズ５１５を溶断し、冗長回
路１０７を使用していない場合は、たとえば、ゲート電
圧制御回路５０９内のヒューズ５３５を溶断する。
【００４６】図６を参照して、冗長回路１０７を使用し
ている場合には、パワーオンリセット信号ＰＯＲが活性
化されＨレベルとなると、ゲート電圧制御回路５０７内
のＮＭＯＳトランジスタ５１１がオンし、Ｖｃｃ電源か
ら供給されたＨレベルの電位がＮＭＯＳトランジスタ５
１１を介してＮＡＮＤ回路５１７の上記他方の入力ノー
ドに与えられる。ＮＡＮＤ回路５１７の上記一方の入力
ノードにはパワーオンリセット信号ＰＯＲが与えられて
おり、ＮＡＮＤゲート５１７の出力信号はＬレベルとな
って、インバータ５１９により反転され、インバータ５
１９の出力ノードからはＨレベルの制御信号Ｓ５０１が
出力される。
ている場合には、パワーオンリセット信号ＰＯＲが活性
化されＨレベルとなると、ゲート電圧制御回路５０７内
のＮＭＯＳトランジスタ５１１がオンし、Ｖｃｃ電源か
ら供給されたＨレベルの電位がＮＭＯＳトランジスタ５
１１を介してＮＡＮＤ回路５１７の上記他方の入力ノー
ドに与えられる。ＮＡＮＤ回路５１７の上記一方の入力
ノードにはパワーオンリセット信号ＰＯＲが与えられて
おり、ＮＡＮＤゲート５１７の出力信号はＬレベルとな
って、インバータ５１９により反転され、インバータ５
１９の出力ノードからはＨレベルの制御信号Ｓ５０１が
出力される。
【００４７】一方、ゲート電圧制御回路５０８のヒュー
ズ５２５およびゲート電圧制御回路５０９のヒューズ５
３５は、ともに溶断されていないので、制御信号Ｓ５０
１によりＮＭＯＳトランジスタ５０１のみがオンし、Ｎ
ＭＯＳトランジスタ５０２，５０３はオフのままであ
る。よって、Ｌレベルのパルス幅Ｔ＝Ｔ０のパルス信号
Ｓ１は、遅延回路２０１，２０２により立上がり時間が
遅延され、発生したＬレベルのパルス幅Ｔ＝Ｔ１（＞Ｔ
０）のパルス信号が検出端子２０５から出力パルス信号
Ｓ２として出力される。
ズ５２５およびゲート電圧制御回路５０９のヒューズ５
３５は、ともに溶断されていないので、制御信号Ｓ５０
１によりＮＭＯＳトランジスタ５０１のみがオンし、Ｎ
ＭＯＳトランジスタ５０２，５０３はオフのままであ
る。よって、Ｌレベルのパルス幅Ｔ＝Ｔ０のパルス信号
Ｓ１は、遅延回路２０１，２０２により立上がり時間が
遅延され、発生したＬレベルのパルス幅Ｔ＝Ｔ１（＞Ｔ
０）のパルス信号が検出端子２０５から出力パルス信号
Ｓ２として出力される。
【００４８】冗長回路１０７を使用していない場合に
は、パワーオンリセット信号ＰＯＲが活性化されＨレベ
ルとなると、トランジスタ制御回路５０５のゲート電圧
制御回路５０９内のＮＭＯＳトランジスタ５３１がオン
し、Ｖｃｃ電源から供給されたＨレベルの電位がＮＭＯ
Ｓトランジスタ５３１を介してＮＡＮＤ回路５３７の他
方の入力ノードに与えられる。ＮＡＮＤ回路５３７の一
方の入力ノードにはパワーオンリセット信号ＰＯＲが与
えられており、ＮＡＮＤ回路５３７の出力信号はＬレベ
ルとなって、インバータ５３９により反転され、インバ
ータ５３９の出力ノードからはＨレベルの制御信号Ｓ５
０３が出力される。一方、ゲート電圧制御回路５０７の
ヒューズ５１５およびゲート電圧制御回路５０８のヒュ
ーズ５２５は溶断されていないので、制御信号Ｓ５０３
によりＮＭＯＳトランジスタ５０３のみがオンし、ＮＭ
ＯＳトランジスタ５０１，５０２はオフのままである。
Ｌレベルのパルス幅Ｔ＝Ｔ０の入力パルス信号Ｓ１は遅
延回路２０１〜２０４により立上がり時間が遅延され、
発生したＬレベルのパルス幅Ｔ＝Ｔ２（＞Ｔ１）のパル
ス信号が検出端子２０５が出力パルス信号Ｓ２として出
力される。
は、パワーオンリセット信号ＰＯＲが活性化されＨレベ
ルとなると、トランジスタ制御回路５０５のゲート電圧
制御回路５０９内のＮＭＯＳトランジスタ５３１がオン
し、Ｖｃｃ電源から供給されたＨレベルの電位がＮＭＯ
Ｓトランジスタ５３１を介してＮＡＮＤ回路５３７の他
方の入力ノードに与えられる。ＮＡＮＤ回路５３７の一
方の入力ノードにはパワーオンリセット信号ＰＯＲが与
えられており、ＮＡＮＤ回路５３７の出力信号はＬレベ
ルとなって、インバータ５３９により反転され、インバ
ータ５３９の出力ノードからはＨレベルの制御信号Ｓ５
０３が出力される。一方、ゲート電圧制御回路５０７の
ヒューズ５１５およびゲート電圧制御回路５０８のヒュ
ーズ５２５は溶断されていないので、制御信号Ｓ５０３
によりＮＭＯＳトランジスタ５０３のみがオンし、ＮＭ
ＯＳトランジスタ５０１，５０２はオフのままである。
Ｌレベルのパルス幅Ｔ＝Ｔ０の入力パルス信号Ｓ１は遅
延回路２０１〜２０４により立上がり時間が遅延され、
発生したＬレベルのパルス幅Ｔ＝Ｔ２（＞Ｔ１）のパル
ス信号が検出端子２０５が出力パルス信号Ｓ２として出
力される。
【００４９】したがって、本発明の半導体記憶装置の実
施の形態２のＤＲＡＭ４００は、冗長回路１０７を使用
していない場合の出力パルス信号Ｓ２のＬレベルのパル
ス幅Ｔは、冗長回路１０７を使用していない場合のＬレ
ベルのパルス幅Ｔよりも短くなるので、メモリテスタな
どを用いてこの出力パルス信号Ｓ２のＬレベルのパルス
幅Ｔを測定することによって冗長回路を使用しているか
使用していないかを判別することが可能となる。
施の形態２のＤＲＡＭ４００は、冗長回路１０７を使用
していない場合の出力パルス信号Ｓ２のＬレベルのパル
ス幅Ｔは、冗長回路１０７を使用していない場合のＬレ
ベルのパルス幅Ｔよりも短くなるので、メモリテスタな
どを用いてこの出力パルス信号Ｓ２のＬレベルのパルス
幅Ｔを測定することによって冗長回路を使用しているか
使用していないかを判別することが可能となる。
【００５０】この例では、冗長回路１０７を使用してい
る場合に、冗長回路１０７を使用していない場合よりも
出力パルス信号Ｓ２のＬレベルのパルス幅Ｔが短くなる
ように設定しているが、冗長回路１０７を使用している
場合に、出力パルス信号Ｓ２のＬレベルのパルス幅Ｔが
長くなるように設定しても同様に判別することができ
る。
る場合に、冗長回路１０７を使用していない場合よりも
出力パルス信号Ｓ２のＬレベルのパルス幅Ｔが短くなる
ように設定しているが、冗長回路１０７を使用している
場合に、出力パルス信号Ｓ２のＬレベルのパルス幅Ｔが
長くなるように設定しても同様に判別することができ
る。
【００５１】また、遅延回路２０１〜２０４は一例であ
って、同様の作用を有するものであれば他の遅延回路と
置換えることが可能である。
って、同様の作用を有するものであれば他の遅延回路と
置換えることが可能である。
【００５２】ＮＭＯＳトランジスタ５０１〜５０３は、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとにより
構成されたトランスファゲートなどのような接続回路と
置換えることも可能である。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとにより
構成されたトランスファゲートなどのような接続回路と
置換えることも可能である。
【００５３】（３） 実施の形態３ 図７は、セルフリフレッシュ動作を行なう従来のＤＲＡ
Ｍ７００の構成を示すブロック図である。
Ｍ７００の構成を示すブロック図である。
【００５４】図７を参照して、ＤＲＡＭ７００は、メモ
リセルアレイ１０１と、行デコーダ１０３と、列デコー
ダ１０５と、冗長回路１０７と、行アドレスバッファ１
２３と、列アドレスバッファ１２５と、セルフリフレッ
シュ活性化信号を発生するセルフリフレッシュ活性化信
号発生回路７０１と、セルフリフレッシュ活性化信号に
よりセルフリフレッシュ動作を制御するセルフリフレッ
シュ回路７０３とを含む。メモリセルアレイ１０１と、
行デコーダ１０３と、列デコーダ１０５と、冗長回路１
０７と、行アドレスバッファ１２３と、列アドレスバッ
ファ１２５との回路構成および接続関係は、図１の場合
と同様であるので説明は省略する。
リセルアレイ１０１と、行デコーダ１０３と、列デコー
ダ１０５と、冗長回路１０７と、行アドレスバッファ１
２３と、列アドレスバッファ１２５と、セルフリフレッ
シュ活性化信号を発生するセルフリフレッシュ活性化信
号発生回路７０１と、セルフリフレッシュ活性化信号に
よりセルフリフレッシュ動作を制御するセルフリフレッ
シュ回路７０３とを含む。メモリセルアレイ１０１と、
行デコーダ１０３と、列デコーダ１０５と、冗長回路１
０７と、行アドレスバッファ１２３と、列アドレスバッ
ファ１２５との回路構成および接続関係は、図１の場合
と同様であるので説明は省略する。
【００５５】セルフリフレッシュ活性化信号７０１はセ
ルフリフレッシュ回路７０３に接続され、セルフリフレ
ッシュ回路７０３は行デコーダ１０３に接続されてい
る。セルフリフレッシュ回路７０３は、セルフリフレッ
シュ活性化信号発生回路からセルフリフレッシュ活性化
信号Ｓｓが入力されると、それに応答して行デコーダ１
０３に行アドレスを入力してメモリセルアレイ１０１内
のワード線を立上げセルフリフレッシュを行なう。
ルフリフレッシュ回路７０３に接続され、セルフリフレ
ッシュ回路７０３は行デコーダ１０３に接続されてい
る。セルフリフレッシュ回路７０３は、セルフリフレッ
シュ活性化信号発生回路からセルフリフレッシュ活性化
信号Ｓｓが入力されると、それに応答して行デコーダ１
０３に行アドレスを入力してメモリセルアレイ１０１内
のワード線を立上げセルフリフレッシュを行なう。
【００５６】図８は、図７のＤＲＡＭ７００のセルフリ
フレッシュモード時の一般的な動作の例を示すタイミン
グチャートである。
フレッシュモード時の一般的な動作の例を示すタイミン
グチャートである。
【００５７】図８を参照して、まず、外部から入力され
た外部列アドレスストローブ信号／ｅｘＣＡＳが活性化
され、ＨレベルからＬレベルに立下がる（時刻ｔ0 ）。
次に、外部から続いて入力された外部行アドレスストロ
ーブ信号／ｅｘＲＡＳが活性化され、ＨレベルからＬレ
ベルに立下がると（時刻ｔ1 ）、それに応答して内部行
アドレスストローブ信号／ＲＡＳが活性化され、Ｈレベ
ルからＬレベルに立下がり（時刻ｔ2 ）、さらに、セル
フリフレッシュモードにおける行アドレスストローブ信
号／ＲＡＳＳが活性化されＨレベルからＬレベルに立下
がる（時刻ｔ3）。このセルフリフレッシュモードにお
ける行アドレスストローブ信号／ＲＡＳＳは、内部行ア
ドレスストローブ信号／ＲＡＳがＬレベルに立下がって
からある所定の遅延時間（ｔ4 −ｔ2 ；これは、センス
アンプ動作が完了するのに要する時間である）後にＨレ
ベルに立上がるように設定されている。
た外部列アドレスストローブ信号／ｅｘＣＡＳが活性化
され、ＨレベルからＬレベルに立下がる（時刻ｔ0 ）。
次に、外部から続いて入力された外部行アドレスストロ
ーブ信号／ｅｘＲＡＳが活性化され、ＨレベルからＬレ
ベルに立下がると（時刻ｔ1 ）、それに応答して内部行
アドレスストローブ信号／ＲＡＳが活性化され、Ｈレベ
ルからＬレベルに立下がり（時刻ｔ2 ）、さらに、セル
フリフレッシュモードにおける行アドレスストローブ信
号／ＲＡＳＳが活性化されＨレベルからＬレベルに立下
がる（時刻ｔ3）。このセルフリフレッシュモードにお
ける行アドレスストローブ信号／ＲＡＳＳは、内部行ア
ドレスストローブ信号／ＲＡＳがＬレベルに立下がって
からある所定の遅延時間（ｔ4 −ｔ2 ；これは、センス
アンプ動作が完了するのに要する時間である）後にＨレ
ベルに立上がるように設定されている。
【００５８】そして、外部行アドレスストローブ信号／
ｅｘＲＡＳが立下がってからある一定期間ＴA （たとえ
ば６４μｓ、回路で設定可能）後に、セルフリフレッシ
ュ活性化信号発生回路７０１から出力されているセルフ
リフレッシュ活性化信号Ｓｓが活性化され、Ｌレベルか
らＨレベルに立上がる（時刻ｔ5 ）。すると、それに応
答して、内部行アドレスストローブ信号／ＲＡＳが不活
性化され、ＬレベルからＨレベルに立上がる（時刻
ｔ6 ）。
ｅｘＲＡＳが立下がってからある一定期間ＴA （たとえ
ば６４μｓ、回路で設定可能）後に、セルフリフレッシ
ュ活性化信号発生回路７０１から出力されているセルフ
リフレッシュ活性化信号Ｓｓが活性化され、Ｌレベルか
らＨレベルに立上がる（時刻ｔ5 ）。すると、それに応
答して、内部行アドレスストローブ信号／ＲＡＳが不活
性化され、ＬレベルからＨレベルに立上がる（時刻
ｔ6 ）。
【００５９】リフレッシュ信号ＲＥＦは、ＤＲＡＭ７０
０の内部カウンタ（図示せず）により、ある一定周期Ｔ
B （たとえば２５６μｓ、回路で設定可能）でクロック
（ｔ 7 →ｔ8 ）を発生し、そのクロックの立上がりに応
答して、セルフリフレッシュモードにおける行アドレス
ストローブ信号／ＲＡＳＳが活性化され、Ｈレベルから
Ｌレベルに立下がる（時刻ｔ9 ）。それに応答して内部
行アドレスストローブ信号／ＲＡＳが活性化され、Ｈレ
ベルからＬレベルに立下がり（時刻ｔ10）、セルフリフ
レッシュモードにおける行アドレスストローブ信号／Ｒ
ＡＳＳが不活性化され、ＬレベルからＨレベルに立上が
ると（時刻ｔ11）、それに応答して内部行アドレススト
ローブ信号／ＲＡＳは不活性化され、ＬレベルからＨレ
ベルに立上がる（時刻ｔ12）。
０の内部カウンタ（図示せず）により、ある一定周期Ｔ
B （たとえば２５６μｓ、回路で設定可能）でクロック
（ｔ 7 →ｔ8 ）を発生し、そのクロックの立上がりに応
答して、セルフリフレッシュモードにおける行アドレス
ストローブ信号／ＲＡＳＳが活性化され、Ｈレベルから
Ｌレベルに立下がる（時刻ｔ9 ）。それに応答して内部
行アドレスストローブ信号／ＲＡＳが活性化され、Ｈレ
ベルからＬレベルに立下がり（時刻ｔ10）、セルフリフ
レッシュモードにおける行アドレスストローブ信号／Ｒ
ＡＳＳが不活性化され、ＬレベルからＨレベルに立上が
ると（時刻ｔ11）、それに応答して内部行アドレススト
ローブ信号／ＲＡＳは不活性化され、ＬレベルからＨレ
ベルに立上がる（時刻ｔ12）。
【００６０】時刻ｔ12以降は、時刻ｔ6 〜ｔ12までの動
作が繰返される。そして、外部列アドレスストローブ信
号／ｅｘＣＡＳが不活性化され、ＬレベルからＨレベル
に立上がり（時刻ｔ13）、続いて外部行アドレスストロ
ーブ信号／ｅｘＲＡＳが不活性化され、ＬレベルからＨ
レベルに立上がると（時刻ｔ14）、内部行アドレススト
ローブ信号／ＲＡＳが不活性化され、ＬレベルからＨレ
ベルに立上がるとともに（時刻ｔ15）、セルフリフレッ
シュ活性化信号Ｓｓが不活性化され、ＨレベルからＬレ
ベルに立下がって（時刻ｔ16）、セルフリフレッシュモ
ードから抜けるようになっている。
作が繰返される。そして、外部列アドレスストローブ信
号／ｅｘＣＡＳが不活性化され、ＬレベルからＨレベル
に立上がり（時刻ｔ13）、続いて外部行アドレスストロ
ーブ信号／ｅｘＲＡＳが不活性化され、ＬレベルからＨ
レベルに立上がると（時刻ｔ14）、内部行アドレススト
ローブ信号／ＲＡＳが不活性化され、ＬレベルからＨレ
ベルに立上がるとともに（時刻ｔ15）、セルフリフレッ
シュ活性化信号Ｓｓが不活性化され、ＨレベルからＬレ
ベルに立下がって（時刻ｔ16）、セルフリフレッシュモ
ードから抜けるようになっている。
【００６１】図９は、図７のセルフリフレッシュ活性化
信号発生回路７０１の例を示す回路図である。
信号発生回路７０１の例を示す回路図である。
【００６２】図９を参照して、セルフリフレッシュ活性
化信号発生回路７０１は、カウンタ９０１〜９０３と、
ラッチ回路９０７とを含む。ラッチ回路９０７は、さら
にＮＯＲ回路９０５，９０６を含む。
化信号発生回路７０１は、カウンタ９０１〜９０３と、
ラッチ回路９０７とを含む。ラッチ回路９０７は、さら
にＮＯＲ回路９０５，９０６を含む。
【００６３】セルフリフレッシュ活性化信号発生回路７
０１において、カウンタ９０１〜９０４は直列に接続さ
れ、カウンタ９０１〜９０３の各々にはカウントリセッ
ト信号ＣＮＴが入力される。
０１において、カウンタ９０１〜９０４は直列に接続さ
れ、カウンタ９０１〜９０３の各々にはカウントリセッ
ト信号ＣＮＴが入力される。
【００６４】ラッチ回路９０７において、ＮＯＲ回路９
０６の一方の入力ノードにはＮＯＲ回路９０５の出力ノ
ードが接続され、他方の入力ノードにはカウントリセッ
ト信号ＣＮＴが入力される。ＮＯＲ回路９０５の一方の
入力ノードにはカウンタ９０３からの出力信号Ｓ０３が
入力されている。ＮＯＲ回路９０５の出力ノードはＮＯ
Ｒ回路９０５の他方の入力ノードに接続されている。
０６の一方の入力ノードにはＮＯＲ回路９０５の出力ノ
ードが接続され、他方の入力ノードにはカウントリセッ
ト信号ＣＮＴが入力される。ＮＯＲ回路９０５の一方の
入力ノードにはカウンタ９０３からの出力信号Ｓ０３が
入力されている。ＮＯＲ回路９０５の出力ノードはＮＯ
Ｒ回路９０５の他方の入力ノードに接続されている。
【００６５】図１０は、図９のセルフリフレッシュ活性
化信号発生回路７０１の動作を説明するためのタイミン
グチャートである。
化信号発生回路７０１の動作を説明するためのタイミン
グチャートである。
【００６６】図１０を用いて図９のセルフリフレッシュ
活性化信号発生回路７０１の動作を詳しく説明する。
活性化信号発生回路７０１の動作を詳しく説明する。
【００６７】図９を参照して、まず、外部行アドレスス
トローブ信号／ｅｘＲＡＳが活性化され、Ｈレベルから
Ｌレベルに立下がると（時刻ｔ0 ）、それに応答してカ
ウントリセット信号ＣＮＴが不活性化され、Ｈレベルが
Ｌレベルに立下がる（時刻ｔ 1 ）。カウンタ９０１に入
力された入力パルス信号Ｓ００により、カウンタ９０３
から出力された出力パルス信号Ｓ０３のＨレベルの出力
パルスはラッチ回路９０７に入力され（時刻ｔ3 ）、ラ
ッチ回路９０７から出力されるセルフリフレッシュ活性
化信号ＳｓはＬレベルからＨレベルに立上がる（時刻ｔ
4 ）。この時刻ｔ0 〜ｔ4 が図８で示した一定期間ＴA
が定められる過程である。そして、外部行アドレススト
ローブ信号／ｅｘＲＡＳが、時刻ｔ0 で立下がってから
該当するアドレスのセルフリフレッシュが終わるまでの
期間（外部行アドレスストローブ信号／ｅｘＲＡＳのＬ
レベル期間）ｔＲＡＳＳが経過して時刻ｔ5 で再びＨレ
ベルに立上がると、それに応答してカウントリセット信
号ＣＮＴが活性化され、ＬレベルからＨレベルに立上が
り（時刻ｔ6 ）、セルフリフレッシュ活性化信号Ｓｓも
また不活性化され、ＨレベルからＬレベルに立下がる
（時刻ｔ7 ）。
トローブ信号／ｅｘＲＡＳが活性化され、Ｈレベルから
Ｌレベルに立下がると（時刻ｔ0 ）、それに応答してカ
ウントリセット信号ＣＮＴが不活性化され、Ｈレベルが
Ｌレベルに立下がる（時刻ｔ 1 ）。カウンタ９０１に入
力された入力パルス信号Ｓ００により、カウンタ９０３
から出力された出力パルス信号Ｓ０３のＨレベルの出力
パルスはラッチ回路９０７に入力され（時刻ｔ3 ）、ラ
ッチ回路９０７から出力されるセルフリフレッシュ活性
化信号ＳｓはＬレベルからＨレベルに立上がる（時刻ｔ
4 ）。この時刻ｔ0 〜ｔ4 が図８で示した一定期間ＴA
が定められる過程である。そして、外部行アドレススト
ローブ信号／ｅｘＲＡＳが、時刻ｔ0 で立下がってから
該当するアドレスのセルフリフレッシュが終わるまでの
期間（外部行アドレスストローブ信号／ｅｘＲＡＳのＬ
レベル期間）ｔＲＡＳＳが経過して時刻ｔ5 で再びＨレ
ベルに立上がると、それに応答してカウントリセット信
号ＣＮＴが活性化され、ＬレベルからＨレベルに立上が
り（時刻ｔ6 ）、セルフリフレッシュ活性化信号Ｓｓも
また不活性化され、ＨレベルからＬレベルに立下がる
（時刻ｔ7 ）。
【００６８】本発明の半導体記憶装置の実施の形態３の
ＤＲＡＭでは、図９に示したセルフリフレッシュ活性化
信号発生回路７０１を利用して、上記セルフリフレッシ
ュ活性化信号Ｓｓの立上がりのタイミングを変化させる
ことにより、冗長回路の使用／不使用の判別を行なうも
のである。
ＤＲＡＭでは、図９に示したセルフリフレッシュ活性化
信号発生回路７０１を利用して、上記セルフリフレッシ
ュ活性化信号Ｓｓの立上がりのタイミングを変化させる
ことにより、冗長回路の使用／不使用の判別を行なうも
のである。
【００６９】以下の例では、セルフリフレッシュ活性化
信号Ｓｓの立上がりのタイミングを早くして、外部行ア
ドレスストローブ信号／ｅｘＲＡＳＳのＬレベル期間ｔ
ＲＡＳＳを短くすることにより、冗長回路の使用／不使
用を判別する。
信号Ｓｓの立上がりのタイミングを早くして、外部行ア
ドレスストローブ信号／ｅｘＲＡＳＳのＬレベル期間ｔ
ＲＡＳＳを短くすることにより、冗長回路の使用／不使
用を判別する。
【００７０】図１１は、本発明の半導体記憶装置の実施
の形態３のＤＲＡＭに含まれているセルフリフレッシュ
活性化信号発生回路１１０１の例を示す回路図である。
の形態３のＤＲＡＭに含まれているセルフリフレッシュ
活性化信号発生回路１１０１の例を示す回路図である。
【００７１】本発明の半導体記憶装置の実施の形態３の
ＤＲＡＭは、図７の従来のＤＲＡＭ７００におけるセル
フリフレッシュ活性化信号発生回路７０１を図１１のセ
ルフリフレッシュ活性化信号発生回路１１０１と置換え
たものである。
ＤＲＡＭは、図７の従来のＤＲＡＭ７００におけるセル
フリフレッシュ活性化信号発生回路７０１を図１１のセ
ルフリフレッシュ活性化信号発生回路１１０１と置換え
たものである。
【００７２】図１１を参照して、セルフリフレッシュ活
性化信号発生回路１１０１は、カウンタ９０１〜９０３
と、ラッチ回路９０７と、ヒューズ９０９〜９１１とを
含む。ラッチ回路９０７はＮＯＲ回路９０５，９０６を
含む。
性化信号発生回路１１０１は、カウンタ９０１〜９０３
と、ラッチ回路９０７と、ヒューズ９０９〜９１１とを
含む。ラッチ回路９０７はＮＯＲ回路９０５，９０６を
含む。
【００７３】カウンタ９０１〜９０３は、図９の場合と
同様に直列に接続され、カウントリセット信号ＣＮＴが
入力される。ラッチ回路９０７において、ＮＯＲ回路９
０６の一方の入力ノードにはＮＯＲ回路９０５の出力ノ
ードが接続され、他方の入力ノードにはカウントリセッ
ト信号ＣＮＴが入力される。ＮＯＲ回路９０６の出力ノ
ードはＮＯＲ回路９０５の一方の入力ノードに接続さ
れ、ＮＯＲ回路９０５の他方の入力ノードとカウンタ９
０１の出力ノードとの間にはヒューズ９０９が、ＮＯＲ
回路９０５の他方の入力ノードとカウンタ９０２の出力
ノードとの間にはヒューズ９１０が、ＮＯＲ回路９０５
の他方の入力ノードとカウンタ９０３の出力ノードとの
間にはヒューズ９１１が、それぞれ接続されている。
同様に直列に接続され、カウントリセット信号ＣＮＴが
入力される。ラッチ回路９０７において、ＮＯＲ回路９
０６の一方の入力ノードにはＮＯＲ回路９０５の出力ノ
ードが接続され、他方の入力ノードにはカウントリセッ
ト信号ＣＮＴが入力される。ＮＯＲ回路９０６の出力ノ
ードはＮＯＲ回路９０５の一方の入力ノードに接続さ
れ、ＮＯＲ回路９０５の他方の入力ノードとカウンタ９
０１の出力ノードとの間にはヒューズ９０９が、ＮＯＲ
回路９０５の他方の入力ノードとカウンタ９０２の出力
ノードとの間にはヒューズ９１０が、ＮＯＲ回路９０５
の他方の入力ノードとカウンタ９０３の出力ノードとの
間にはヒューズ９１１が、それぞれ接続されている。
【００７４】冗長回路１０７を使用していない場合は、
たとえば、ヒューズ９１１を溶断し、冗長回路１０７を
使用している場合には、たとえば、ヒューズ９０９を溶
断する。
たとえば、ヒューズ９１１を溶断し、冗長回路１０７を
使用している場合には、たとえば、ヒューズ９０９を溶
断する。
【００７５】図１２は、図１１のセルフリフレッシュ活
性化信号発生回路１１０１の動作を説明するためのタイ
ミングチャートである。
性化信号発生回路１１０１の動作を説明するためのタイ
ミングチャートである。
【００７６】図１２を用いてセルフリフレッシュ活性化
信号発生回路１１０１の動作を説明する。
信号発生回路１１０１の動作を説明する。
【００７７】図１２を参照して、冗長回路１０７を使用
していない場合は、図９に示した従来のセルフリフレッ
シュ活性化信号発生回路７０１と同様の接続関係になる
ため同様に動作し、図１０に示したのとほぼ同じ期間Ｔ
A でセルフリフレッシュ活性化信号Ｓｓが活性化され、
ＬレベルからＨレベルに立上がる。冗長回路１０７を使
用している場合は、外部行アドレスストローブ信号／ｅ
ｘＲＡＳが活性化され、ＨレベルからＬレベルに立下が
ると（時刻ｔ0 ）、それに応答してカウントリセット信
号ＣＮＴが不活性化され、ＨレベルからＬレベルに立下
がる（時刻ｔ1 ）。カウンタ９０１に入力された入力パ
ルス信号Ｓ００によりカウンタ９０１から出力された出
力パルス信号Ｓ０１のＨレベルの出力パルスは、ラッチ
回路９０７に入力され（時刻ｔ3 ′）、ラッチ回路９０
７から出力されるセルフリフレッシュ活性化信号Ｓｓは
ＬレベルからＨレベルに立上がる（時刻ｔ4 ′）。時刻
ｔ0 〜ｔ4 ′を期間ＴA ′とすると、ＴA ′＜ＴA であ
り、セルフリフレッシュ活性化信号Ｓｓは冗長回路１０
７を使用していない場合よりも早く立上がるため、外部
行アドレスストローブ信号／ｅｘＲＡＳは、時刻ｔ0 で
立下がってから冗長回路１０７を使用していない場合よ
りも短い活性化期間（Ｌレベル期間）ｔＲＡＳＳで、該
当するアドレスのセルフリフレッシュを終了することが
できる。
していない場合は、図９に示した従来のセルフリフレッ
シュ活性化信号発生回路７０１と同様の接続関係になる
ため同様に動作し、図１０に示したのとほぼ同じ期間Ｔ
A でセルフリフレッシュ活性化信号Ｓｓが活性化され、
ＬレベルからＨレベルに立上がる。冗長回路１０７を使
用している場合は、外部行アドレスストローブ信号／ｅ
ｘＲＡＳが活性化され、ＨレベルからＬレベルに立下が
ると（時刻ｔ0 ）、それに応答してカウントリセット信
号ＣＮＴが不活性化され、ＨレベルからＬレベルに立下
がる（時刻ｔ1 ）。カウンタ９０１に入力された入力パ
ルス信号Ｓ００によりカウンタ９０１から出力された出
力パルス信号Ｓ０１のＨレベルの出力パルスは、ラッチ
回路９０７に入力され（時刻ｔ3 ′）、ラッチ回路９０
７から出力されるセルフリフレッシュ活性化信号Ｓｓは
ＬレベルからＨレベルに立上がる（時刻ｔ4 ′）。時刻
ｔ0 〜ｔ4 ′を期間ＴA ′とすると、ＴA ′＜ＴA であ
り、セルフリフレッシュ活性化信号Ｓｓは冗長回路１０
７を使用していない場合よりも早く立上がるため、外部
行アドレスストローブ信号／ｅｘＲＡＳは、時刻ｔ0 で
立下がってから冗長回路１０７を使用していない場合よ
りも短い活性化期間（Ｌレベル期間）ｔＲＡＳＳで、該
当するアドレスのセルフリフレッシュを終了することが
できる。
【００７８】したがって、冗長回路１０７を使用してい
る場合は、セルフリフレッシュ活性化信号Ｓｓの立上が
りが冗長回１０７路を使用していない場合よりも早くな
るため、外部行アドレスストローブ信号／ｅｘＲＡＳの
活性化期間（Ｌレベル期間）ｔＲＡＳＳを短く、すなわ
ち、外部行アドレスストローブ信号／ｅｘＲＡＳの立上
げを早く設定することができる。
る場合は、セルフリフレッシュ活性化信号Ｓｓの立上が
りが冗長回１０７路を使用していない場合よりも早くな
るため、外部行アドレスストローブ信号／ｅｘＲＡＳの
活性化期間（Ｌレベル期間）ｔＲＡＳＳを短く、すなわ
ち、外部行アドレスストローブ信号／ｅｘＲＡＳの立上
げを早く設定することができる。
【００７９】よって、本発明の半導体記憶装置の実施の
形態３のＤＲＡＭは、サンプルを出荷する際などに、外
部行アドレスストローブ信号／ｅｘＲＡＳのＬレベル期
間ｔＲＡＳＳをテスタなどで検出することによって、容
易に冗長回路１０７の使用／不使用を判別することがで
きる。
形態３のＤＲＡＭは、サンプルを出荷する際などに、外
部行アドレスストローブ信号／ｅｘＲＡＳのＬレベル期
間ｔＲＡＳＳをテスタなどで検出することによって、容
易に冗長回路１０７の使用／不使用を判別することがで
きる。
【００８０】上記の例では、冗長回路１０７使用時にセ
ルフリフレッシュ活性化信号の立上がりが早くなるよう
にしたが、反対に、冗長回路１０７使用時にセルフリフ
レッシュ活性化信号の立上がりを遅くし、冗長回路１０
７不使用時に立上がりを早くするようにすることも可能
である。この場合は、冗長回路１０７使用時の外部行ア
ドレスストローブ信号／ｅｘＲＡＳのＬレベル期間（ｔ
ＲＡＳＳ）は冗長回路１０７不使用時よりも長くなる。
ルフリフレッシュ活性化信号の立上がりが早くなるよう
にしたが、反対に、冗長回路１０７使用時にセルフリフ
レッシュ活性化信号の立上がりを遅くし、冗長回路１０
７不使用時に立上がりを早くするようにすることも可能
である。この場合は、冗長回路１０７使用時の外部行ア
ドレスストローブ信号／ｅｘＲＡＳのＬレベル期間（ｔ
ＲＡＳＳ）は冗長回路１０７不使用時よりも長くなる。
【００８１】（４） 実施の形態４ 図１３は、本発明の半導体記憶装置の実施の形態４のＤ
ＲＡＭ１４００の構成を示すブロック図である。
ＲＡＭ１４００の構成を示すブロック図である。
【００８２】図１３を参照して、ＤＲＡＭ１４００は、
メモリセルアレイ１０１と、行デコーダ１０３と、列デ
コーダ１０５と、冗長回路１０７と、行アドレスバッフ
ァ１２３と、列アドレスバッファ１２５と、パワーオン
リセット信号発生回路４０１と、セルフリフレッシュ回
路７０３と、セルフリフレッシュ活性化信号発生回路１
４０１とを含む。
メモリセルアレイ１０１と、行デコーダ１０３と、列デ
コーダ１０５と、冗長回路１０７と、行アドレスバッフ
ァ１２３と、列アドレスバッファ１２５と、パワーオン
リセット信号発生回路４０１と、セルフリフレッシュ回
路７０３と、セルフリフレッシュ活性化信号発生回路１
４０１とを含む。
【００８３】メモリセルアレイ１０１と、行デコーダ１
０３と、列デコーダ１０５と、冗長回路１０７と、行ア
ドレスバッファ１２３と、列アドレスバッファ１２５と
の回路構成および接続関係は図１で説明したのと同様な
ので省略する。
０３と、列デコーダ１０５と、冗長回路１０７と、行ア
ドレスバッファ１２３と、列アドレスバッファ１２５と
の回路構成および接続関係は図１で説明したのと同様な
ので省略する。
【００８４】パワーオンリセット信号発生回路４０１は
図４で示したものと同様のものであり、セルフリフレッ
シュ活性化信号１４０１にパワーオンリセット信号ＰＯ
Ｒを入力している。セルフリフレッシュ活性化信号発生
回路１４０１はセルフリフレッシュ回路７０３に接続さ
れている。セルフリフレッシュ回路７０３は図７に示し
たのと同様のものであり、行デコーダ１０３に接続され
ている。図１４は、図１３のセルフリフレッシュ活性化
信号発生回路１４０１の例を示す回路図である。
図４で示したものと同様のものであり、セルフリフレッ
シュ活性化信号１４０１にパワーオンリセット信号ＰＯ
Ｒを入力している。セルフリフレッシュ活性化信号発生
回路１４０１はセルフリフレッシュ回路７０３に接続さ
れている。セルフリフレッシュ回路７０３は図７に示し
たのと同様のものであり、行デコーダ１０３に接続され
ている。図１４は、図１３のセルフリフレッシュ活性化
信号発生回路１４０１の例を示す回路図である。
【００８５】図１４を参照して、セルフリフレッシュ活
性化信号発生回路１４０１は、カウント９０１〜９０３
と、ラッチ回路９０７と、ＮＭＯＳトランジスタ９１３
〜９１５と、トランジスタ制御回路５０５とを含む。
性化信号発生回路１４０１は、カウント９０１〜９０３
と、ラッチ回路９０７と、ＮＭＯＳトランジスタ９１３
〜９１５と、トランジスタ制御回路５０５とを含む。
【００８６】トランジスタ制御回路５０５は、図５に示
したのと同様のものであるので説明は省略する。
したのと同様のものであるので説明は省略する。
【００８７】ラッチ回路９０７は、ＮＯＲ回路９０５，
９０６を含む。セルフリフレッシュ活性化信号発生回路
１４０１において、カウンタ９０１〜９０３は直列に接
続され、カウンタ９０１〜９０３の各々にはカウントリ
セット信号ＣＮＴが入力される。
９０６を含む。セルフリフレッシュ活性化信号発生回路
１４０１において、カウンタ９０１〜９０３は直列に接
続され、カウンタ９０１〜９０３の各々にはカウントリ
セット信号ＣＮＴが入力される。
【００８８】ＮＯＲ回路９０６の一方の入力ノードには
ＮＯＲ９０５の出力ノードが接続され、他方の入力ノー
ドにはカウントリセット信号ＣＮＴが入力される。ＮＯ
Ｒ回路９０５の一方の入力ノードにはカウンタ９０３か
らの出力パルス信号Ｓ０３が入力されている。ＮＯＲ回
路９０５の出力ノードはＮＯＲ回路９０５の他方の入力
ノードに接続されている。ＮＯＲ回路９０５の他方の入
力ノードとカウンタ９０１との間にＮＭＯＳトランジス
タ９１３が、カウンタ９０２との間にＮＭＯＳトランジ
スタ９１４が、カウンタ９０３との間にＮＭＯＳトラン
ジスタ９１５が、それぞれ接続されている。
ＮＯＲ９０５の出力ノードが接続され、他方の入力ノー
ドにはカウントリセット信号ＣＮＴが入力される。ＮＯ
Ｒ回路９０５の一方の入力ノードにはカウンタ９０３か
らの出力パルス信号Ｓ０３が入力されている。ＮＯＲ回
路９０５の出力ノードはＮＯＲ回路９０５の他方の入力
ノードに接続されている。ＮＯＲ回路９０５の他方の入
力ノードとカウンタ９０１との間にＮＭＯＳトランジス
タ９１３が、カウンタ９０２との間にＮＭＯＳトランジ
スタ９１４が、カウンタ９０３との間にＮＭＯＳトラン
ジスタ９１５が、それぞれ接続されている。
【００８９】図１５および図１６は、図１４のセルフリ
フレッシュ活性化信号発生回路１４０１の動作を説明す
るためのタイミングチャートである。
フレッシュ活性化信号発生回路１４０１の動作を説明す
るためのタイミングチャートである。
【００９０】図１５および図１６を用いてセルフリフレ
ッシュ活性化信号発生回路１４０１の動作を説明する。
ッシュ活性化信号発生回路１４０１の動作を説明する。
【００９１】冗長回路１０７を使用している場合は、た
とえば、トランジスタ制御回路５０５のゲート電圧制御
回路５０７内のヒューズ５１５が溶断される。冗長回路
１０７を使用していない場合は、たとえば、ゲート電圧
制御回路５０９内のヒューズ５３５が溶断される。
とえば、トランジスタ制御回路５０５のゲート電圧制御
回路５０７内のヒューズ５１５が溶断される。冗長回路
１０７を使用していない場合は、たとえば、ゲート電圧
制御回路５０９内のヒューズ５３５が溶断される。
【００９２】図１５および図１６を参照して、セルフリ
フレッシュモードであるので、外部列アドレスストロー
ブ信号／ｅｘＣＡＳが活性化され、ＨレベルからＬレベ
ルに立下がると（時刻ｔ0 ）、続いて外部行アドレスス
トローブ信号ｅｘＲＡＳが活性化され、ＨレベルからＬ
レベルに立下がる（時刻ｔ2 ）。それに応答して、カウ
ントリセット信号ＣＮＴが不活性化され、Ｈレベルから
Ｌレベルに立下がる（時刻ｔ4 ）。一方、電源投入後の
所定期間にパワーオンリセット信号ＰＯＲもまた活性化
され、ＬレベルからＨレベルに立上がり（時刻ｔ1 ）、
それに応答して、実施の形態２で説明したのと全く同様
にして冗長回路１０７を使用していない場合は、ゲート
電圧制御回路５０９からはＨレベルのパルス信号Ｓ９１
５が出力され（時刻ｔ3 ）、ＮＭＯＳトランジスタ９１
５をオンする。すると、カウンタ９０３からは、入力パ
ルス信号Ｓ００をもとに出力されたＨレベルの出力パル
ス信号Ｓ０３が、ラッチ回路９０７のＮＯＲ回路９０５
の一方の入力ノードに入力される（時刻ｔ5 ）。そし
て、ラッチ回路９０７から、図１０に示した図９の従来
のセルフリフレッシュ活性化信号発生回路７０１の場合
とほぼ同じ期間ＴA で、ＬレベルからＨレベルに立上が
ったセルフリフレッシュ活性化信号Ｓｓが発生される
（時刻ｔ6 ）。
フレッシュモードであるので、外部列アドレスストロー
ブ信号／ｅｘＣＡＳが活性化され、ＨレベルからＬレベ
ルに立下がると（時刻ｔ0 ）、続いて外部行アドレスス
トローブ信号ｅｘＲＡＳが活性化され、ＨレベルからＬ
レベルに立下がる（時刻ｔ2 ）。それに応答して、カウ
ントリセット信号ＣＮＴが不活性化され、Ｈレベルから
Ｌレベルに立下がる（時刻ｔ4 ）。一方、電源投入後の
所定期間にパワーオンリセット信号ＰＯＲもまた活性化
され、ＬレベルからＨレベルに立上がり（時刻ｔ1 ）、
それに応答して、実施の形態２で説明したのと全く同様
にして冗長回路１０７を使用していない場合は、ゲート
電圧制御回路５０９からはＨレベルのパルス信号Ｓ９１
５が出力され（時刻ｔ3 ）、ＮＭＯＳトランジスタ９１
５をオンする。すると、カウンタ９０３からは、入力パ
ルス信号Ｓ００をもとに出力されたＨレベルの出力パル
ス信号Ｓ０３が、ラッチ回路９０７のＮＯＲ回路９０５
の一方の入力ノードに入力される（時刻ｔ5 ）。そし
て、ラッチ回路９０７から、図１０に示した図９の従来
のセルフリフレッシュ活性化信号発生回路７０１の場合
とほぼ同じ期間ＴA で、ＬレベルからＨレベルに立上が
ったセルフリフレッシュ活性化信号Ｓｓが発生される
（時刻ｔ6 ）。
【００９３】その後、外部列アドレスストローブ信号／
ｅｘＣＡＳが不活性化され、ＬレベルからＨレベルに立
下がり（時刻ｔ7 ）外部行アドレスストローブ信号／ｅ
ｘＲＡＳが不活性化され、ＬレベルからＨレベルに立上
がり（時刻ｔ8 ）、カウントリセット信号ＣＮＴが活性
化され、ＬレベルからＨレベルに立上がると（時刻
ｔ 9 ）、セルフリフレッシュ活性化信号Ｓｓは、不活性
化され、ＨレベルからＬレベルに立下がって（時刻
ｔ10）セルフリフレッシュモードからぬけるようになっ
ている。
ｅｘＣＡＳが不活性化され、ＬレベルからＨレベルに立
下がり（時刻ｔ7 ）外部行アドレスストローブ信号／ｅ
ｘＲＡＳが不活性化され、ＬレベルからＨレベルに立上
がり（時刻ｔ8 ）、カウントリセット信号ＣＮＴが活性
化され、ＬレベルからＨレベルに立上がると（時刻
ｔ 9 ）、セルフリフレッシュ活性化信号Ｓｓは、不活性
化され、ＨレベルからＬレベルに立下がって（時刻
ｔ10）セルフリフレッシュモードからぬけるようになっ
ている。
【００９４】冗長回路１０７を使用している場合は、パ
ワーオンリセット信号ＰＯＲの立上がりに応答して、ゲ
ート電圧制御回路５０７からはＨレベルのパルス信号Ｓ
９１３が出力され、ＮＭＯＳトランジスタ９１３をオン
する。すると、カウンタ９０１からは、入力パルス信号
Ｓ００をもとに出力されたＨレベルの出力パルス信号Ｓ
０１が、ラッチ回路９０７のＮＯＲ回路９０５の一方の
入力ノードに入力される（時刻ｔ5 ）。そして、実施の
形態３の場合と同様に、ラッチ回路９０７からはＬレベ
ルからＨレベルに立上がったセルフリフレッシュ活性化
信号Ｓｓが期間ＴA （＜ＴA ′）で発生される（時刻ｔ
6 ）。
ワーオンリセット信号ＰＯＲの立上がりに応答して、ゲ
ート電圧制御回路５０７からはＨレベルのパルス信号Ｓ
９１３が出力され、ＮＭＯＳトランジスタ９１３をオン
する。すると、カウンタ９０１からは、入力パルス信号
Ｓ００をもとに出力されたＨレベルの出力パルス信号Ｓ
０１が、ラッチ回路９０７のＮＯＲ回路９０５の一方の
入力ノードに入力される（時刻ｔ5 ）。そして、実施の
形態３の場合と同様に、ラッチ回路９０７からはＬレベ
ルからＨレベルに立上がったセルフリフレッシュ活性化
信号Ｓｓが期間ＴA （＜ＴA ′）で発生される（時刻ｔ
6 ）。
【００９５】その後、外部列アドレスストローブ信号／
ｅｘＣＡＳが不活性化され、ＬレベルからＨレベルに立
下がり（時刻ｔ7 ′）外部行アドレスストローブ信号／
ｅｘＲＡＳが不活性化され、ＬレベルからＨレベルに立
上がり（時刻ｔ8 ′）、カウントリセット信号ＣＮＴが
活性化され、ＬレベルからＨレベルに立上がると（時刻
ｔ9 ′）、セルフリフレッシュ活性化信号Ｓｓは、不活
性化され、ＨレベルからＬレベルに立下がって（時刻ｔ
10′）セルフリフレッシュモードからぬけるようになっ
ている。
ｅｘＣＡＳが不活性化され、ＬレベルからＨレベルに立
下がり（時刻ｔ7 ′）外部行アドレスストローブ信号／
ｅｘＲＡＳが不活性化され、ＬレベルからＨレベルに立
上がり（時刻ｔ8 ′）、カウントリセット信号ＣＮＴが
活性化され、ＬレベルからＨレベルに立上がると（時刻
ｔ9 ′）、セルフリフレッシュ活性化信号Ｓｓは、不活
性化され、ＨレベルからＬレベルに立下がって（時刻ｔ
10′）セルフリフレッシュモードからぬけるようになっ
ている。
【００９６】セルフリフレッシュ活性化信号Ｓｓが早く
立上がると外部行アドレスストローブ信号／ｅｘＲＡＳ
の活性化期間、すなわちＬレベル期間ｔＲＡＳＳを短く
することができる。よって、外部行アドレスストローブ
信号／ｅｘＲＡＳを早く立下げるように設定することが
可能となる。
立上がると外部行アドレスストローブ信号／ｅｘＲＡＳ
の活性化期間、すなわちＬレベル期間ｔＲＡＳＳを短く
することができる。よって、外部行アドレスストローブ
信号／ｅｘＲＡＳを早く立下げるように設定することが
可能となる。
【００９７】したがって、本発明の半導体記憶装置の実
施の形態３のＤＲＡＭは、サンプルを出荷する際など
に、外部行アドレスストローブ信号／ｅｘＲＡＳのＬレ
ベル期間ｔＲＡＳＳをテスタなどで検出することによっ
て、冗長回路１０７の使用／不使用を判別することがで
きる。
施の形態３のＤＲＡＭは、サンプルを出荷する際など
に、外部行アドレスストローブ信号／ｅｘＲＡＳのＬレ
ベル期間ｔＲＡＳＳをテスタなどで検出することによっ
て、冗長回路１０７の使用／不使用を判別することがで
きる。
【００９８】上記の例では、冗長回路１０７使用時にセ
ルフリフレッシュ活性化信号の立上がりが早くなるよう
にしたが、反対に、冗長回路１０７使用時にセルフリフ
レッシュ活性化信号の立上がりを遅くし、冗長回路１０
７不使用時に立上がりを早くするようにすることも可能
である。この場合は、冗長回路１０７使用時の外部行ア
ドレスストローブ信号／ｅｘＲＡＳのＬレベル期間（ｔ
ＲＡＳＳ）は冗長回路１０７不使用時よりも長くなる。
ルフリフレッシュ活性化信号の立上がりが早くなるよう
にしたが、反対に、冗長回路１０７使用時にセルフリフ
レッシュ活性化信号の立上がりを遅くし、冗長回路１０
７不使用時に立上がりを早くするようにすることも可能
である。この場合は、冗長回路１０７使用時の外部行ア
ドレスストローブ信号／ｅｘＲＡＳのＬレベル期間（ｔ
ＲＡＳＳ）は冗長回路１０７不使用時よりも長くなる。
【００９９】ＮＭＯＳトランジスタ９１３〜９１５はＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとにより構
成されたトランスファゲートなどのような接続回路と置
換えることも可能である。
ＭＯＳトランジスタとＰＭＯＳトランジスタとにより構
成されたトランスファゲートなどのような接続回路と置
換えることも可能である。
【０１００】図１７は、実施の形態３または４のＤＲＡ
Ｍにおいて、冗長回路を使用している場合のセルフリフ
レッシュモード時のタイミングチャートである。
Ｍにおいて、冗長回路を使用している場合のセルフリフ
レッシュモード時のタイミングチャートである。
【０１０１】図１７を参照して、冗長回路１０７を使用
していない場合と比較して、上述のように、セルフリフ
レッシュ活性化信号Ｓｓは、外部行アドレスストローブ
信号／ｅｘＲＡＳが活性化され、Ｌレベルに立下がって
から短い期間ＴA ′（＜ＴA）で活性化され、Ｌレベル
からＨレベルに立上がる。
していない場合と比較して、上述のように、セルフリフ
レッシュ活性化信号Ｓｓは、外部行アドレスストローブ
信号／ｅｘＲＡＳが活性化され、Ｌレベルに立下がって
から短い期間ＴA ′（＜ＴA）で活性化され、Ｌレベル
からＨレベルに立上がる。
【０１０２】以上のように、本発明の半導体記憶装置の
実施の形態３および４のＤＲＡＭは、セルフリフレッシ
ュモード時に使用されるセルフリフレッシュ活性化信号
Ｓｓの立上がりを変化させ、外部行アドレスストローブ
信号／ｅｘＲＡＳのＬレベル期間ｔＲＡＳＳを変化させ
て、パッケージ後に、外部からＬレベル期間ｔＲＡＳＳ
をテスタなどで検出することによって、容易に冗長回路
の使用／不使用を判別することが可能である。
実施の形態３および４のＤＲＡＭは、セルフリフレッシ
ュモード時に使用されるセルフリフレッシュ活性化信号
Ｓｓの立上がりを変化させ、外部行アドレスストローブ
信号／ｅｘＲＡＳのＬレベル期間ｔＲＡＳＳを変化させ
て、パッケージ後に、外部からＬレベル期間ｔＲＡＳＳ
をテスタなどで検出することによって、容易に冗長回路
の使用／不使用を判別することが可能である。
【図１】 本発明の半導体記憶装置の実施の形態１の冗
長回路の使用の判別が可能なＤＲＡＭの構成を示すブロ
ック図である。
長回路の使用の判別が可能なＤＲＡＭの構成を示すブロ
ック図である。
【図２】 図１のパルス信号発生回路の例を示す回路図
である。
である。
【図３】 図２のパルス信号発生回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】 本発明の半導体記憶装置の実施の形態２のＤ
ＲＡＭの構成を示すブロック図である。
ＲＡＭの構成を示すブロック図である。
【図５】 図４のパルス信号発生回路の例を示す回路図
である。
である。
【図６】 図５のパルス信号発生回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図７】 セルフリフレッシュ動作を行なう従来のＤＲ
ＡＭの構成を示すブロック図である。
ＡＭの構成を示すブロック図である。
【図８】 図７のＤＲＡＭのセルフリフレッシュモード
時のタイミングチャートである。
時のタイミングチャートである。
【図９】 図７のセルフリフレッシュ活性化信号発生回
路の例を示す回路図である。
路の例を示す回路図である。
【図１０】 図９のセルフリフレッシュ活性化信号発生
回路の動作を説明するためのタイミングチャートであ
る。
回路の動作を説明するためのタイミングチャートであ
る。
【図１１】 本発明の半導体記憶装置の実施の形態３の
ＤＲＡＭに含まれているセルフリフレッシュ活性化信号
発生回路の例を示す回路図である。
ＤＲＡＭに含まれているセルフリフレッシュ活性化信号
発生回路の例を示す回路図である。
【図１２】 図１１のセルフリフレッシュ活性化信号発
生回路の動作を説明するためのタイミングチャートであ
る。
生回路の動作を説明するためのタイミングチャートであ
る。
【図１３】 本発明の半導体記憶装置の実施の形態４の
ＤＲＡＭの構成を示すブロック図である。
ＤＲＡＭの構成を示すブロック図である。
【図１４】 図１３のセルフリフレッシュ活性化信号発
生回路の例を示した回路図である。
生回路の例を示した回路図である。
【図１５】 図１４のセルフリフレッシュ活性化信号発
生回路の動作を説明するためのタイミングチャートであ
る。
生回路の動作を説明するためのタイミングチャートであ
る。
【図１６】 図１４のセルフリフレッシュ活性化信号発
生回路の動作を説明するためのタイミングチャートであ
る。
生回路の動作を説明するためのタイミングチャートであ
る。
【図１７】 実施の形態３または４のＤＲＡＭにおい
て、冗長回路を使用している場合のセルフリフレッシュ
モード時のタイミングチャートである。
て、冗長回路を使用している場合のセルフリフレッシュ
モード時のタイミングチャートである。
１００，４００，７００ ＤＲＡＭ、１０１ メモリセ
ルアレイ、１０３ 行デコーダ、１０５ 列デコーダ、
１０７ 冗長回路、１０９，４０９ パルス信号発生回
路、４０１ パワーオンリセット信号発生回路、２０１
〜２０４ 遅延回路、２０５ 検出端子、２０７〜２０
９，５１５，５２５，５３５，９０９〜９１１ ヒュー
ズ、５０５ トランジスタ制御回路、５０１〜５０３，
９１３〜９１５ ＮＭＯＳトランジスタ、９０７ ラッ
チ回路、４０１〜４０３，９０１〜９０３ カウンタ。
ルアレイ、１０３ 行デコーダ、１０５ 列デコーダ、
１０７ 冗長回路、１０９，４０９ パルス信号発生回
路、４０１ パワーオンリセット信号発生回路、２０１
〜２０４ 遅延回路、２０５ 検出端子、２０７〜２０
９，５１５，５２５，５３５，９０９〜９１１ ヒュー
ズ、５０５ トランジスタ制御回路、５０１〜５０３，
９１３〜９１５ ＮＭＯＳトランジスタ、９０７ ラッ
チ回路、４０１〜４０３，９０１〜９０３ カウンタ。
Claims (5)
- 【請求項１】 複数のワード線と、前記複数のワード線
と交差する複数のビット線対と、前記ワード線と前記ビ
ット線対とに接続された複数のメモリセルと、を有する
メモリセルアレイと、 行アドレスの入力に応答して、前記複数のワード線のう
ち、対応するいずれか１つを活性化する行デコーダと、 列アドレスの入力に応答して、前記複数のビット線対の
うち、対応するいずれか１つを活性化する列デコーダ
と、 前記メモリセルアレイ内部に欠陥があった場合のスペア
となる冗長回路と、 入力パルス信号をもとに、前記冗長回路使用時には第１
のパルス幅の出力パルス信号を発生し、前記冗長回路不
使用時には前記第１のパルス幅と異なる第２のパルス幅
の出力パルス信号を発生するパルス信号発生手段と、を
備えた半導体記憶装置。 - 【請求項２】 前記パルス信号発生手段は、 前記入力パルス信号を遅延し、第１のパルス信号として
出力する第１の遅延素子と、 前記第１のパルス信号を遅延し、前記第２のパルス信号
として出力する第２の遅延素子と、 前記第１または第２のパルス信号を前記出力パルス信号
として出力する検出端子と、 前記第１の遅延素子の出力ノードと前記検出端子との間
に接続された第１のヒューズと、 前記第２の遅延素子の出力ノードと前記検出端子との間
に接続された第２のヒューズと、 を備え、前記冗長回路使用時は、前記第１のヒューズが
溶断され、前記冗長回路不使用時は、前記第２のヒュー
ズが溶断される請求項１に記載の半導体記憶装置。 - 【請求項３】 電源投入後の所定期間にパワーオンリセ
ット信号を発生するパワーオンリセット信号発生手段、
をさらに備え、前記パルス信号発生手段は、 前記入力パルス信号を遅延し、第１のパルス信号として
出力する第１の遅延素子と、 前記第１のパルス信号を遅延し、第２のパルス信号とし
て出力する第２の遅延素子と、 前記第１または第２のパルス信号を前記出力パルス信号
として出力する検出端子と、 前記第１の遅延素子と前記検出端子との間に接続された
第１のトランジスタと、 前記第２の遅延素子と前記検出端子との間に接続された
第２のトランジスタと、 前記パワーオンリセット信号が活性化され、かつ、前記
冗長回路使用時は、前記第１のトランジスタをオンし、
前記冗長回路不使用時は、前記第２のトランジスタをオ
ンするトランジスタ制御手段と、を有する請求項１に記
載の半導体記憶装置。 - 【請求項４】 前記入力パルス信号をもとにセルフリフ
レッシュ活性化信号を発生するセルフリフレッシュ活性
化信号発生回路と、 前記セルフリフレッシュ活性化信号に応答して、前記メ
モリセルアレイにおいてセルフリフレッシュを行なうセ
ルフリフレッシュ回路と、 前記冗長回路使用時は、パルス幅の狭い外部行アドレス
ストローブ信号を前記出力パルス信号として生成し、前
記冗長回路不使用時は、パルス幅の広い外部行アドレス
ストローブ信号を前記出力パルス信号として生成する外
部行アドレスストローブ信号生成回路と、をさらに備
え、前記セルフリフレッシュ活性化信号発生回路は、 前記入力パルス信号を遅延し、第１のパルス信号として
出力する第１の遅延素子と、 前記第１のパルス信号を遅延し、第２のパルス信号とし
て出力する第２の遅延素子と、 前記第１または第２のパルス信号を保持する保持手段
と、を有し、前記パルス信号発生手段は、 前記セルフリフレッシュ活性化信号発生回路と、 前記第１の遅延素子と前記保持手段との間に接続された
第１のヒューズと、 前記第２の遅延素子と前記保持手段との間に接続された
第２のヒューズと、を含み、前記冗長回路使用時は、前
記第１のヒューズが溶断され、前記冗長回路不使用時
は、前記第２のヒューズが溶断される請求項１に記載の
半導体記憶装置。 - 【請求項５】 前記入力パルス信号をもとにセルフリフ
レッシュ活性化信号を発生するセルフリフレッシュ活性
化信号発生回路と、 前記セルフリフレッシュ活性化信号に応答して前記メモ
リセルアレイにおいてセルフリフレッシュを行なうセル
フリフレッシュ回路と、 前記冗長回路使用時は、パルス幅の狭い外部行アドレス
ストローブ信号を前記出力パルス信号として生成し、前
記冗長回路不使用時は、パルス幅の広い外部行アドレス
ストローブ信号を前記出力パルス信号として生成する外
部行アドレスストローブ信号生成回路と、 電源投入後の所定期間にパワーオンリセット信号を発生
するパワーオンリセット発生回路と、をさらに備え、前
記セルフリフレッシュ活性化信号発生回路は、 前記入力パルス信号を遅延し、第１のパルス信号として
出力する第１の遅延素子と、 前記第１のパルス信号を遅延し、第２のパルス信号とし
て出力する第２の遅延素子と、 前記第１または第２のパルス信号を保持する保持手段
と、を有し、前記パルス信号発生手段は、 セルフリフレッシュ活性化信号発生回路と、 前記第１の遅延素子と前記保持手段との間に接続された
第１のトランジスタと、 前記第２の遅延素子と前記保持手段との間に接続された
第２のトランジスタと、 前記パワーオンリセット信号が活性化され、かつ、前記
冗長回路使用時は、前記第１のトランジスタをオンし、
前記冗長回路不使用時は、前記第２のトランジスタをオ
ンするトランジスタ制御手段と、を含む請求項１に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8046018A JPH09237496A (ja) | 1996-03-04 | 1996-03-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8046018A JPH09237496A (ja) | 1996-03-04 | 1996-03-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237496A true JPH09237496A (ja) | 1997-09-09 |
Family
ID=12735318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8046018A Withdrawn JPH09237496A (ja) | 1996-03-04 | 1996-03-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072736A (en) * | 1998-11-10 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
-
1996
- 1996-03-04 JP JP8046018A patent/JPH09237496A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072736A (en) * | 1998-11-10 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |