JP2001155482A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 セルフリフレッシュ周期の再設定を行なうこ
とが可能な半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭのセルフリフレッシュ回路３に
含まれるＲＥＦＳ発生回路７において、ヒューズ７１〜
７５に並列にそれぞれＮチャネルＭＯＳトランジスタ８
ａ〜８ｅを接続し、ヒューズ７１〜７５に直列にそれぞ
れＰチャネルＭＯＳトランジスタ９ａ〜９ｅを接続す
る。ヒューズ７１〜７３，７５を切断してクロック信号
／ＴＮ４を選択した後にリフレッシュの実力が低下した
場合は、たとえばトランジスタ８ａ〜８ｅ，９ａ〜９ｅ
のうちのトランジスタ８ｃ，９ｃのみを導通させてクロ
ック信号／ＴＮ３を選択する。これにより、リフレッシ
ュ周期を短くすることができ、リフレッシュ不良のＤＲ
ＡＭを救済できる。
とが可能な半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭのセルフリフレッシュ回路３に
含まれるＲＥＦＳ発生回路７において、ヒューズ７１〜
７５に並列にそれぞれＮチャネルＭＯＳトランジスタ８
ａ〜８ｅを接続し、ヒューズ７１〜７５に直列にそれぞ
れＰチャネルＭＯＳトランジスタ９ａ〜９ｅを接続す
る。ヒューズ７１〜７３，７５を切断してクロック信号
／ＴＮ４を選択した後にリフレッシュの実力が低下した
場合は、たとえばトランジスタ８ａ〜８ｅ，９ａ〜９ｅ
のうちのトランジスタ８ｃ，９ｃのみを導通させてクロ
ック信号／ＴＮ３を選択する。これにより、リフレッシ
ュ周期を短くすることができ、リフレッシュ不良のＤＲ
ＡＭを救済できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、セルフリフレッシュモードを有する半導体
記憶装置に関する。
関し、特に、セルフリフレッシュモードを有する半導体
記憶装置に関する。
【０００２】
【従来の技術】図１０は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）の全体構成を
示すブロック図である。図１０を参照して、このＤＲＡ
Ｍは、ＰＯＲ（Power On Reset）回路３１、セルフリフ
レッシュ回路３２、クロック発生回路３３、行／列アド
レスバッファ３４、行デコーダ３５、列デコーダ３６、
メモリマット３７、データ入力バッファ４０およびデー
タ出力バッファ４１を備え、メモリマット３７はメモリ
アレイ３８およびセンスアンプ＋入出力制御回路３９を
含む。
アクセスメモリ（以下、ＤＲＡＭと称す）の全体構成を
示すブロック図である。図１０を参照して、このＤＲＡ
Ｍは、ＰＯＲ（Power On Reset）回路３１、セルフリフ
レッシュ回路３２、クロック発生回路３３、行／列アド
レスバッファ３４、行デコーダ３５、列デコーダ３６、
メモリマット３７、データ入力バッファ４０およびデー
タ出力バッファ４１を備え、メモリマット３７はメモリ
アレイ３８およびセンスアンプ＋入出力制御回路３９を
含む。
【０００３】ＰＯＲ回路３１は、外部電源電位ＶＣＣお
よび外部接地電位ＶＳＳが与えられたことに応じて、Ｄ
ＲＡＭをリセットするための信号／ＰＯＲを出力する。
セルフリフレッシュ回路３２は、外部制御信号／ＲＡ
Ｓ，／ＣＡＳによってセルフリフレッシュの実行が指示
されたことに応じて、行アドレス信号ＲＡ０〜ＲＡｍ
（ただし、ｍは０以上の整数である）を予め定められた
周期でインクリメントする。クロック発生回路３３は、
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに基づいて所
定の動作モードを選択し、ＤＲＡＭ全体を制御する。
よび外部接地電位ＶＳＳが与えられたことに応じて、Ｄ
ＲＡＭをリセットするための信号／ＰＯＲを出力する。
セルフリフレッシュ回路３２は、外部制御信号／ＲＡ
Ｓ，／ＣＡＳによってセルフリフレッシュの実行が指示
されたことに応じて、行アドレス信号ＲＡ０〜ＲＡｍ
（ただし、ｍは０以上の整数である）を予め定められた
周期でインクリメントする。クロック発生回路３３は、
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに基づいて所
定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００４】行／列アドレスバッファ３４は、外部アド
レス信号Ａ０〜Ａｍに基づいて行アドレス信号ＲＡ０〜
ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍを生成し、
生成した信号ＲＡ０〜ＲＡｍおよびＣＡ０〜ＣＡｍをそ
れぞれ行デコーダ３５および列デコーダ３６に与える。
レス信号Ａ０〜Ａｍに基づいて行アドレス信号ＲＡ０〜
ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍを生成し、
生成した信号ＲＡ０〜ＲＡｍおよびＣＡ０〜ＣＡｍをそ
れぞれ行デコーダ３５および列デコーダ３６に与える。
【０００５】メモリアレイ３８は、それぞれが１ビット
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは、行アドレスおよび列アドレスによって決定され
る所定のアドレスに配置される。
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは、行アドレスおよび列アドレスによって決定され
る所定のアドレスに配置される。
【０００６】行デコーダ３５は、行／列アドレスバッフ
ァ３４またはセルフリフレッシュ回路３２から与えられ
た行アドレス信号ＲＡ０〜ＲＡｍに従って、メモリアレ
イ３８の行アドレスを指定する。列デコーダ３６は、行
／列アドレスバッファ３４から与えられた列アドレス信
号ＣＡ０〜ＣＡｍに従って、メモリアレイ３８の列アド
レスを指定する。
ァ３４またはセルフリフレッシュ回路３２から与えられ
た行アドレス信号ＲＡ０〜ＲＡｍに従って、メモリアレ
イ３８の行アドレスを指定する。列デコーダ３６は、行
／列アドレスバッファ３４から与えられた列アドレス信
号ＣＡ０〜ＣＡｍに従って、メモリアレイ３８の列アド
レスを指定する。
【０００７】センスアンプ＋入出力制御回路３９は、行
デコーダ３５によって指定された行アドレスのメモリセ
ルのデータを読出すとともに、列デコーダ３６によって
指定された列アドレスのメモリセルをデータ入出力線対
ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの
他方端は、データ入力バッファ４０およびデータ出力バ
ッファ４１に接続される。データ入力バッファ４０は、
書込モード時に、外部から入力されたデータＤ０〜Ｄｎ
（ただし、ｎは０以上の整数である）をデータ入出力線
対ＩＯＰを介して選択されたメモリセルに与え、そのメ
モリセルのデータを書換える。データ出力バッファ４１
は、読出モード時に、外部制御信号／ＯＥに応答して、
選択されたメモリセルからの読出データＱ０〜Ｑｎを外
部に出力する。
デコーダ３５によって指定された行アドレスのメモリセ
ルのデータを読出すとともに、列デコーダ３６によって
指定された列アドレスのメモリセルをデータ入出力線対
ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの
他方端は、データ入力バッファ４０およびデータ出力バ
ッファ４１に接続される。データ入力バッファ４０は、
書込モード時に、外部から入力されたデータＤ０〜Ｄｎ
（ただし、ｎは０以上の整数である）をデータ入出力線
対ＩＯＰを介して選択されたメモリセルに与え、そのメ
モリセルのデータを書換える。データ出力バッファ４１
は、読出モード時に、外部制御信号／ＯＥに応答して、
選択されたメモリセルからの読出データＱ０〜Ｑｎを外
部に出力する。
【０００８】図１１は、図１０に示したＤＲＡＭのメモ
リマット３７の構成を示す回路ブロック図である。ただ
し、１ビットのデータＤＱ０に対応する部分のみが示さ
れている。
リマット３７の構成を示す回路ブロック図である。ただ
し、１ビットのデータＤＱ０に対応する部分のみが示さ
れている。
【０００９】図１１において、メモリアレイ３８は、行
列状に配列された複数のメモリセルＭＣと、各行に対し
て設けられたワード線ＷＬと、各列に対応して設けられ
たビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣ
は、アクセス用のＮチャネルＭＯＳトランジスタと情報
記憶用のキャパシタとを含む周知のものである。ワード
線ＷＬの一方端は、行デコーダ３５に接続される。
列状に配列された複数のメモリセルＭＣと、各行に対し
て設けられたワード線ＷＬと、各列に対応して設けられ
たビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣ
は、アクセス用のＮチャネルＭＯＳトランジスタと情報
記憶用のキャパシタとを含む周知のものである。ワード
線ＷＬの一方端は、行デコーダ３５に接続される。
【００１０】センスアンプ＋入出力制御回路３９は、各
列に対応して設けられた列選択線ＣＳＬ、列選択ゲート
４２、センスアンプ４３およびイコライザ４４を含む。
列選択ゲート４２は、それぞれビット線ＢＬ，／ＢＬと
データ入出力線ＩＯ，／ＩＯとの間に接続された２つの
ＮチャネルＭＯＳトランジスタを含む。２つのＮチャネ
ルＭＯＳトランジスタのゲートは、列選択線ＣＳＬを介
して列デコーダ３６に接続される。列デコーダ３６によ
って列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上
げられると、２つのＮチャネルＭＯＳトランジスタが導
通してビット線対ＢＬ，／ＢＬとデータ入出力線対Ｉ
Ｏ，／ＩＯとが接続される。
列に対応して設けられた列選択線ＣＳＬ、列選択ゲート
４２、センスアンプ４３およびイコライザ４４を含む。
列選択ゲート４２は、それぞれビット線ＢＬ，／ＢＬと
データ入出力線ＩＯ，／ＩＯとの間に接続された２つの
ＮチャネルＭＯＳトランジスタを含む。２つのＮチャネ
ルＭＯＳトランジスタのゲートは、列選択線ＣＳＬを介
して列デコーダ３６に接続される。列デコーダ３６によ
って列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上
げられると、２つのＮチャネルＭＯＳトランジスタが導
通してビット線対ＢＬ，／ＢＬとデータ入出力線対Ｉ
Ｏ，／ＩＯとが接続される。
【００１１】センスアンプ４３は、センスアンプ活性化
信号Ｓ０Ｎ，ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになったことに応じて、ビット線対ＢＬ，
／ＢＬ間の微少電位差を電源電圧ＶＣＣに増幅する。イ
コライザ４４は、ビット線イコライズ信号ＢＬＥＱが活
性化レベルの「Ｈ」レベルになったことに応じて、ビッ
ト線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコラ
イズする。
信号Ｓ０Ｎ，ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになったことに応じて、ビット線対ＢＬ，
／ＢＬ間の微少電位差を電源電圧ＶＣＣに増幅する。イ
コライザ４４は、ビット線イコライズ信号ＢＬＥＱが活
性化レベルの「Ｈ」レベルになったことに応じて、ビッ
ト線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコラ
イズする。
【００１２】次に、図１０および図１１で示したＤＲＡ
Ｍの動作について説明する。書込モード時は、列デコー
ダ３６によって列アドレス信号ＣＡ０〜ＣＡｍに応じた
列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上
げられ、その列の列選択ゲート４２が導通する。
Ｍの動作について説明する。書込モード時は、列デコー
ダ３６によって列アドレス信号ＣＡ０〜ＣＡｍに応じた
列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上
げられ、その列の列選択ゲート４２が導通する。
【００１３】データ入力バッファ４０は、信号／ＷＥに
応答して、外部から与えられた書込データをデータ入出
力線対ＩＯ，／ＩＯを介して選択された列のビット線対
ＢＬ，／ＢＬに与える。書込データはビット線ＢＬ，／
ＢＬ間の電位差として与えられる。次いで行デコーダ３
５によって行アドレス信号ＲＡ０〜ＲＡｍに応じた行の
ワード線ＷＬが選択レベルの「Ｈ」レベルに立上げら
れ、その行のメモリセルＭＣのＮチャネルＭＯＳトラン
ジスタが導通する。選択されたメモリセルＭＣのキャパ
シタには、ビット線ＢＬまたは／ＢＬの電位に応じた量
の電荷が貯えられる。
応答して、外部から与えられた書込データをデータ入出
力線対ＩＯ，／ＩＯを介して選択された列のビット線対
ＢＬ，／ＢＬに与える。書込データはビット線ＢＬ，／
ＢＬ間の電位差として与えられる。次いで行デコーダ３
５によって行アドレス信号ＲＡ０〜ＲＡｍに応じた行の
ワード線ＷＬが選択レベルの「Ｈ」レベルに立上げら
れ、その行のメモリセルＭＣのＮチャネルＭＯＳトラン
ジスタが導通する。選択されたメモリセルＭＣのキャパ
シタには、ビット線ＢＬまたは／ＢＬの電位に応じた量
の電荷が貯えられる。
【００１４】読出モード時は、まずビット線イコライズ
信号ＢＬＥＱが「Ｌ」レベルに立下げられてビット線Ｂ
Ｌ，／ＢＬのイコライズが停止され、行デコーダ３５に
よって行アドレス信号ＲＡ０〜ＲＡｍに対応する行のワ
ード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ
る。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモ
リセルＭＣのキャパシタの電荷量に応じて微少量だけ変
化する。
信号ＢＬＥＱが「Ｌ」レベルに立下げられてビット線Ｂ
Ｌ，／ＢＬのイコライズが停止され、行デコーダ３５に
よって行アドレス信号ＲＡ０〜ＲＡｍに対応する行のワ
ード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ
る。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモ
リセルＭＣのキャパシタの電荷量に応じて微少量だけ変
化する。
【００１５】次いで、センスアンプ活性化信号Ｓ０Ｎ，
ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルと
なり、センスアンプ４３が活性化される。ビット線ＢＬ
の電位がビット線／ＢＬの電位よりも微少量だけ高いと
きは、ビット線ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げら
れる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電
位よりも微少量だけ高いときは、ビット線／ＢＬの電位
が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。
ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルと
なり、センスアンプ４３が活性化される。ビット線ＢＬ
の電位がビット線／ＢＬの電位よりも微少量だけ高いと
きは、ビット線ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げら
れる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電
位よりも微少量だけ高いときは、ビット線／ＢＬの電位
が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。
【００１６】次いで列デコーダ３６によって列アドレス
信号ＣＡ０〜ＣＡｍに対応する列の列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の列選択
ゲート４２が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート４２およびデータ入
出力線対ＩＯ，／ＩＯを介してデータ出力バッファ４１
に与えられる。データ出力バッファ４１は、信号／ＯＥ
に応答して、読出データを外部に出力する。
信号ＣＡ０〜ＣＡｍに対応する列の列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の列選択
ゲート４２が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート４２およびデータ入
出力線対ＩＯ，／ＩＯを介してデータ出力バッファ４１
に与えられる。データ出力バッファ４１は、信号／ＯＥ
に応答して、読出データを外部に出力する。
【００１７】また、セルフリフレッシュモード時では、
セルフリフレッシュ回路３２で生成された行アドレス信
号ＲＡ０〜ＲＡｍが行／列アドレスバッファ３４からの
行アドレス信号ＲＡ０〜ＲＡｍの代わりに行デコーダ３
５に与えられる。行デコーダ３５は、セルフリフレッシ
ュ回路３２からの行アドレス信号ＲＡ０〜ＲＡｍに従っ
て、メモリアレイ３８の複数のワード線ＷＬのうちのい
ずれかのワード線ＷＬを選択レベルの「Ｈ」レベルにす
る。読出モード時と同様に、行デコーダ３５に同期して
センスアンプ３４およびイコライザ４４が駆動され、各
メモリセルＭＣからビット線対ＢＬ，／ＢＬ間に一旦読
出されたデータがそのメモリセルＭＣに再書込される。
セルフリフレッシュ回路３２からの行アドレス信号ＲＡ
０〜ＲＡｍは、所定の周期でインクリメントされる。し
たがって、セルフリフレッシュの停止が指示されるま
で、メモリアレイ３８に含まれる複数行のメモリセルＭ
Ｃのデータが１行単位で順次リフレッシュされる。
セルフリフレッシュ回路３２で生成された行アドレス信
号ＲＡ０〜ＲＡｍが行／列アドレスバッファ３４からの
行アドレス信号ＲＡ０〜ＲＡｍの代わりに行デコーダ３
５に与えられる。行デコーダ３５は、セルフリフレッシ
ュ回路３２からの行アドレス信号ＲＡ０〜ＲＡｍに従っ
て、メモリアレイ３８の複数のワード線ＷＬのうちのい
ずれかのワード線ＷＬを選択レベルの「Ｈ」レベルにす
る。読出モード時と同様に、行デコーダ３５に同期して
センスアンプ３４およびイコライザ４４が駆動され、各
メモリセルＭＣからビット線対ＢＬ，／ＢＬ間に一旦読
出されたデータがそのメモリセルＭＣに再書込される。
セルフリフレッシュ回路３２からの行アドレス信号ＲＡ
０〜ＲＡｍは、所定の周期でインクリメントされる。し
たがって、セルフリフレッシュの停止が指示されるま
で、メモリアレイ３８に含まれる複数行のメモリセルＭ
Ｃのデータが１行単位で順次リフレッシュされる。
【００１８】図１２は、セルフリフレッシュ回路３２の
構成を示すブロック図である。図１２において、このセ
ルフリフレッシュ回路３２は、ＣＢＲ判定路５１、基本
周期発生回路５２、ＲＥＦＳ発生回路５３、内部ＲＡＳ
発生回路５４および内部アドレス発生回路５５を含む。
ＣＢＲ判定回路５１は、信号／ＣＡＳ，／ＲＡＳがＣＢ
Ｒ（/CAS befor /RAS）のタイミングで入力されたこ
と、すなわち信号／ＣＡＳが活性化レベルの「Ｌ」レベ
ルに立下がった後に信号／ＲＡＳが活性化レベルの
「Ｌ」レベルに立下がったことに応じて内部制御信号Ｃ
ＢＲを活性化レベルの「Ｈ」レベルに立上げる。基本周
期発生回路５２は、信号ＣＢＲが活性化レベルの「Ｈ」
レベルに立上げられたことに応じて活性化され、一定周
期のクロック信号ＰＨＹＳおよびその相補クロック信号
／ＰＨＹＳを出力する。
構成を示すブロック図である。図１２において、このセ
ルフリフレッシュ回路３２は、ＣＢＲ判定路５１、基本
周期発生回路５２、ＲＥＦＳ発生回路５３、内部ＲＡＳ
発生回路５４および内部アドレス発生回路５５を含む。
ＣＢＲ判定回路５１は、信号／ＣＡＳ，／ＲＡＳがＣＢ
Ｒ（/CAS befor /RAS）のタイミングで入力されたこ
と、すなわち信号／ＣＡＳが活性化レベルの「Ｌ」レベ
ルに立下がった後に信号／ＲＡＳが活性化レベルの
「Ｌ」レベルに立下がったことに応じて内部制御信号Ｃ
ＢＲを活性化レベルの「Ｈ」レベルに立上げる。基本周
期発生回路５２は、信号ＣＢＲが活性化レベルの「Ｈ」
レベルに立上げられたことに応じて活性化され、一定周
期のクロック信号ＰＨＹＳおよびその相補クロック信号
／ＰＨＹＳを出力する。
【００１９】ＲＥＦＳ発生回路５３は、図１３に示すよ
うに、直列接続された複数段（図では５段）の分周器６
１〜６５と、それぞれ分周器６１〜６５に対応して設け
られた５つのヒューズ７１〜７５と、パルス発生器７６
とを含む。
うに、直列接続された複数段（図では５段）の分周器６
１〜６５と、それぞれ分周器６１〜６５に対応して設け
られた５つのヒューズ７１〜７５と、パルス発生器７６
とを含む。
【００２０】分周器６１〜６５は、それぞれ、信号Ｓ
Ｔ，ＲＳＴによってリセットされ、入力クロック信号Ｐ
ＨＹＳ，／ＰＨＹＳ；ＴＮ１，／ＴＮ１；…；ＴＮ４，
／ＴＮ４の２倍の周期のクロック信号ＴＮ１，／ＴＮ
１；…；ＴＮ５，／ＴＮ５を出力する。
Ｔ，ＲＳＴによってリセットされ、入力クロック信号Ｐ
ＨＹＳ，／ＰＨＹＳ；ＴＮ１，／ＴＮ１；…；ＴＮ４，
／ＴＮ４の２倍の周期のクロック信号ＴＮ１，／ＴＮ
１；…；ＴＮ５，／ＴＮ５を出力する。
【００２１】たとえば最終段の分周器６５は、図１４に
示すように、インバータ８１，８２、ＮチャネルＭＯＳ
トランジスタ８３〜９２およびキャパシタ９３，９４を
含む。インバータ８１はノードＮ８１とＮ８２の間に接
続され、インバータ８２はノードＮ８２とＮ８１の間に
接続される。インバータ８１と８２はラッチ回路を構成
する。ＮチャネルＭＯＳトランジスタ８３，８４は、そ
れぞれ接地電位ＶＳＳのラインとノードＮ８１，Ｎ８２
の間に接続され、各々のゲートはそれぞれ信号ＳＴ，Ｒ
ＳＴを受ける。ノードＮ８１，Ｎ８２に現れる信号が出
力クロック信号／ＴＮ５，ＴＮ５となる。
示すように、インバータ８１，８２、ＮチャネルＭＯＳ
トランジスタ８３〜９２およびキャパシタ９３，９４を
含む。インバータ８１はノードＮ８１とＮ８２の間に接
続され、インバータ８２はノードＮ８２とＮ８１の間に
接続される。インバータ８１と８２はラッチ回路を構成
する。ＮチャネルＭＯＳトランジスタ８３，８４は、そ
れぞれ接地電位ＶＳＳのラインとノードＮ８１，Ｎ８２
の間に接続され、各々のゲートはそれぞれ信号ＳＴ，Ｒ
ＳＴを受ける。ノードＮ８１，Ｎ８２に現れる信号が出
力クロック信号／ＴＮ５，ＴＮ５となる。
【００２２】ＮチャネルＭＯＳトランジスタ８５および
キャパシタ９３とＮチャネルＭＯＳトランジスタ８６お
よびキャパシタ９４は、それぞれノードＮ８１，Ｎ８２
と接地電位ＶＳＳのラインとの間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ８５，８６のゲートは、と
もに前段の分周器６４の出力クロック信号／ＴＮ４を受
ける。
キャパシタ９３とＮチャネルＭＯＳトランジスタ８６お
よびキャパシタ９４は、それぞれノードＮ８１，Ｎ８２
と接地電位ＶＳＳのラインとの間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ８５，８６のゲートは、と
もに前段の分周器６４の出力クロック信号／ＴＮ４を受
ける。
【００２３】ＮチャネルＭＯＳトランジスタ８７，８９
とＮチャネルＭＯＳトランジスタ８８，９０は、それぞ
れノードＮ８１，Ｎ８２と接地電位ＶＳＳのラインとの
間に直列接続される。ＮチャネルＭＯＳトランジスタ８
７，８８のゲートは、ともにクロック信号ＴＮ４を受け
る。ＮチャネルＭＯＳトランジスタ８９，９０のゲート
は、それぞれＮチャネルＭＯＳトランジスタ８５，８６
とキャパシタ９３，９４の間のノードＮ８５，Ｎ８６に
接続される。ＮチャネルＭＯＳトランジスタ９１，９２
は、それぞれノードＮ８５，Ｎ８６と接地電位ＶＳＳの
ラインとの間に接続され、各々ゲートはともに接地電位
ＶＳＳのラインに接続される。ＮチャネルＭＯＳトラン
ジスタ９１，９２は、ノードＮ８５，Ｎ８６に流入した
サージ電流を流出させるために設けられている。
とＮチャネルＭＯＳトランジスタ８８，９０は、それぞ
れノードＮ８１，Ｎ８２と接地電位ＶＳＳのラインとの
間に直列接続される。ＮチャネルＭＯＳトランジスタ８
７，８８のゲートは、ともにクロック信号ＴＮ４を受け
る。ＮチャネルＭＯＳトランジスタ８９，９０のゲート
は、それぞれＮチャネルＭＯＳトランジスタ８５，８６
とキャパシタ９３，９４の間のノードＮ８５，Ｎ８６に
接続される。ＮチャネルＭＯＳトランジスタ９１，９２
は、それぞれノードＮ８５，Ｎ８６と接地電位ＶＳＳの
ラインとの間に接続され、各々ゲートはともに接地電位
ＶＳＳのラインに接続される。ＮチャネルＭＯＳトラン
ジスタ９１，９２は、ノードＮ８５，Ｎ８６に流入した
サージ電流を流出させるために設けられている。
【００２４】次に、この分周器６５の動作について説明
する。まず、信号ＲＳＴ，ＳＴがそれぞれ「Ｈ」レベル
および「Ｌ」レベルにされて信号ＴＮ４，ＴＮ５が
「Ｌ」レベルにリセットされる。このとき、信号／ＴＮ
４が「Ｈ」レベルであるので、ＮチャネルＭＯＳトラン
ジスタ８５，８６が導通してノードＮ８５，Ｎ８６がそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、Ｎチャ
ネルＭＯＳトランジスタ８９が導通してそのドレイン
（ノードＮ８７）が「Ｌ」レベルになるとともに、Ｎチ
ャネルＭＯＳトランジスタ９０が非導通になってそのド
レイン（ノードＮ８８）がフローティング状態になる。
する。まず、信号ＲＳＴ，ＳＴがそれぞれ「Ｈ」レベル
および「Ｌ」レベルにされて信号ＴＮ４，ＴＮ５が
「Ｌ」レベルにリセットされる。このとき、信号／ＴＮ
４が「Ｈ」レベルであるので、ＮチャネルＭＯＳトラン
ジスタ８５，８６が導通してノードＮ８５，Ｎ８６がそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、Ｎチャ
ネルＭＯＳトランジスタ８９が導通してそのドレイン
（ノードＮ８７）が「Ｌ」レベルになるとともに、Ｎチ
ャネルＭＯＳトランジスタ９０が非導通になってそのド
レイン（ノードＮ８８）がフローティング状態になる。
【００２５】次いで、信号ＴＮ４が「Ｈ」レベルに立上
がると、ＮチャネルＭＯＳトランジスタ８７，８８が導
通するとともにＮチャネルＭＯＳトランジスタ８５，８
６が非導通となり、ノードＮ８１，８２すなわち信号／
ＴＮ５，ＴＮ５がそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになる。
がると、ＮチャネルＭＯＳトランジスタ８７，８８が導
通するとともにＮチャネルＭＯＳトランジスタ８５，８
６が非導通となり、ノードＮ８１，８２すなわち信号／
ＴＮ５，ＴＮ５がそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになる。
【００２６】次に、信号ＴＮ４が「Ｌ」レベルに立下が
ると、ＮチャネルＭＯＳトランジスタ８７，８８が非導
通になるとともにＮチャネルＭＯＳトランジスタ８５，
８６が導通し、ノードＮ８５，Ｎ８６がそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになり、ＮチャネルＭＯＳト
ランジスタ８９が非導通になってノードＮ８７がフロー
ティング状態になるとともに、ＮチャネルＭＯＳトラン
ジスタ９０が導通してノードＮ８８が「Ｌ」レベルにな
る。このとき信号ＴＮ５，／ＴＮ５のレベルはそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルのまま変化しない。
ると、ＮチャネルＭＯＳトランジスタ８７，８８が非導
通になるとともにＮチャネルＭＯＳトランジスタ８５，
８６が導通し、ノードＮ８５，Ｎ８６がそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになり、ＮチャネルＭＯＳト
ランジスタ８９が非導通になってノードＮ８７がフロー
ティング状態になるとともに、ＮチャネルＭＯＳトラン
ジスタ９０が導通してノードＮ８８が「Ｌ」レベルにな
る。このとき信号ＴＮ５，／ＴＮ５のレベルはそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルのまま変化しない。
【００２７】次いで、信号ＴＮ４が「Ｈ」レベルに立上
がると、ＮチャネルＭＯＳトランジスタ８７，８８が導
通するとともにＮチャネルＭＯＳトランジスタ８５，８
６が非導通となり、ノードＮ８１，Ｎ８２すなわち信号
／ＴＮ５，ＴＮ５がそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになる。したがって、この分周器６５によれば、
入力クロック信号ＴＮ４，／ＴＮ４の２倍の周期のクロ
ック信号ＴＮ５，／ＴＮ５が生成される。他の分周器６
１〜６４も分周器６５と同じ構成である。
がると、ＮチャネルＭＯＳトランジスタ８７，８８が導
通するとともにＮチャネルＭＯＳトランジスタ８５，８
６が非導通となり、ノードＮ８１，Ｎ８２すなわち信号
／ＴＮ５，ＴＮ５がそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになる。したがって、この分周器６５によれば、
入力クロック信号ＴＮ４，／ＴＮ４の２倍の周期のクロ
ック信号ＴＮ５，／ＴＮ５が生成される。他の分周器６
１〜６４も分周器６５と同じ構成である。
【００２８】図１３に戻って、分周器６１〜６５で生成
されたクロック信号／ＴＮ１〜／ＴＮ５はそれぞれヒュ
ーズ７１〜７５の一方電極に与えられ、ヒューズ７１〜
７５の他方電極はともにパルス発生器７６の入力ノード
７６ａに接続される。
されたクロック信号／ＴＮ１〜／ＴＮ５はそれぞれヒュ
ーズ７１〜７５の一方電極に与えられ、ヒューズ７１〜
７５の他方電極はともにパルス発生器７６の入力ノード
７６ａに接続される。
【００２９】パルス発生器７６は、図１５に示すよう
に、直列接続された奇数段（図では３段）のインバータ
９５を含む遅延回路９６とＯＲゲート９７とを備える。
入力ノード７６ａは、遅延回路９６を介してＯＲゲート
９７の一方入力ノードに接続されるとともに、ＯＲゲー
ト９７の他方入力ノードに直接接続される。ＯＲゲート
９７の出力信号が信号ＲＥＦＳとなる。
に、直列接続された奇数段（図では３段）のインバータ
９５を含む遅延回路９６とＯＲゲート９７とを備える。
入力ノード７６ａは、遅延回路９６を介してＯＲゲート
９７の一方入力ノードに接続されるとともに、ＯＲゲー
ト９７の他方入力ノードに直接接続される。ＯＲゲート
９７の出力信号が信号ＲＥＦＳとなる。
【００３０】入力ノード７６ａが「Ｈ」レベルの場合
は、遅延回路９６の出力信号が「Ｌ」レベルとなり、信
号ＲＥＦＳは「Ｈ」レベルとなっている。入力ノード７
６ａが「Ｌ」レベルにされると、信号ＲＥＦＳは「Ｌ」
レベルに立下がる。遅延回路９６の遅延時間経過後に遅
延回路９６の出力信号が「Ｈ」レベルになり、信号ＲＥ
ＦＳが「Ｈ」レベルに立上がる。したがって、パルス発
生器７６は、入力信号の立下がり時に応答して所定パル
ス幅の負パルスを出力する。
は、遅延回路９６の出力信号が「Ｌ」レベルとなり、信
号ＲＥＦＳは「Ｈ」レベルとなっている。入力ノード７
６ａが「Ｌ」レベルにされると、信号ＲＥＦＳは「Ｌ」
レベルに立下がる。遅延回路９６の遅延時間経過後に遅
延回路９６の出力信号が「Ｈ」レベルになり、信号ＲＥ
ＦＳが「Ｈ」レベルに立上がる。したがって、パルス発
生器７６は、入力信号の立下がり時に応答して所定パル
ス幅の負パルスを出力する。
【００３１】図１６は、図１３〜図１５で示したＲＥＦ
Ｓ発生回路５３の動作を示すタイムチャートである。分
周器６１〜６５は、それぞれ入力クロック信号ＰＨＹ
Ｓ，／ＰＨＹＳ；ＴＮ１，／ＴＮ１；…；ＴＮ４，／Ｔ
Ｎ４の２倍の周期のクロック信号ＴＮ１，／ＴＮ１；
…；ＴＮ５，／ＴＮ５を出力する。
Ｓ発生回路５３の動作を示すタイムチャートである。分
周器６１〜６５は、それぞれ入力クロック信号ＰＨＹ
Ｓ，／ＰＨＹＳ；ＴＮ１，／ＴＮ１；…；ＴＮ４，／Ｔ
Ｎ４の２倍の周期のクロック信号ＴＮ１，／ＴＮ１；
…；ＴＮ５，／ＴＮ５を出力する。
【００３２】ウェハ状態でリフレッシュの出力に応じて
セルフリフレッシュ周期が決定され、それに応じたヒュ
ーズ（たとえば７４）以外のヒューズ（この場合は７１
〜７３，７５）が切断される。これにより、クロック信
号／ＴＮ１〜／ＴＮ５のうちの選択されたクロック信号
／ＴＮ４のみがヒューズ７４を介してパルス発生器７６
に入力される。パルス発生器７６の出力信号ＲＥＦＳ
は、クロック信号／ＴＮ４の立下がりエッジに応答して
所定パルス幅だけ「Ｌ」レベルとなる。
セルフリフレッシュ周期が決定され、それに応じたヒュ
ーズ（たとえば７４）以外のヒューズ（この場合は７１
〜７３，７５）が切断される。これにより、クロック信
号／ＴＮ１〜／ＴＮ５のうちの選択されたクロック信号
／ＴＮ４のみがヒューズ７４を介してパルス発生器７６
に入力される。パルス発生器７６の出力信号ＲＥＦＳ
は、クロック信号／ＴＮ４の立下がりエッジに応答して
所定パルス幅だけ「Ｌ」レベルとなる。
【００３３】図１２に戻って、内部ＲＡＳ発生回路５４
は、信号ＲＥＦＳに応答して信号／ＲＡＳＳ，／ＲＡ
Ｓ′を生成する。信号／ＲＡＳＳは、図１７に示すよう
に、信号ＲＥＦＳの立上がりエッジに応答して、所定パ
ルス幅だけ「Ｌ」レベルになる。信号／ＲＡＳ′は、信
号ＲＥＦＳの立下がりエッジに応答して「Ｈ」レベルに
立上がり、信号ＲＥＦＳの立上がりエッジに応答して所
定パルス幅だけ「Ｌ」レベルに立下がる。なお、信号Ｒ
ＥＦＳのパルス幅は、クロック信号ＰＨＹＳ，／ＰＨＹ
Ｓの１／２周期となっている。
は、信号ＲＥＦＳに応答して信号／ＲＡＳＳ，／ＲＡ
Ｓ′を生成する。信号／ＲＡＳＳは、図１７に示すよう
に、信号ＲＥＦＳの立上がりエッジに応答して、所定パ
ルス幅だけ「Ｌ」レベルになる。信号／ＲＡＳ′は、信
号ＲＥＦＳの立下がりエッジに応答して「Ｈ」レベルに
立上がり、信号ＲＥＦＳの立上がりエッジに応答して所
定パルス幅だけ「Ｌ」レベルに立下がる。なお、信号Ｒ
ＥＦＳのパルス幅は、クロック信号ＰＨＹＳ，／ＰＨＹ
Ｓの１／２周期となっている。
【００３４】図１２に戻って、内部アドレス発生回路５
５は、ｍ＋１ビットのカウンタであり、信号ＣＢＲが活
性化レベルの「Ｈ」レベルになったことに応じて活性化
され、信号／ＲＡＳＳのパルス数をカウントして行アド
レス信号ＲＡ０〜ＲＡｍを出力する。したがって、行ア
ドレス信号ＲＡ０〜ＲＡｍは信号／ＲＡＳＳが「Ｌ」レ
ベルに立下がるごとにインクリメントされる。セルフリ
フレッシュモード時は、行／列アドレスバッファ３４か
らの行アドレス信号ＲＡ０〜ＲＡｍの代わりに、内部ア
ドレス発生回路５５で生成された行アドレス信号ＲＡ０
〜ＲＡｍが行デコーダ３５に与えられる。
５は、ｍ＋１ビットのカウンタであり、信号ＣＢＲが活
性化レベルの「Ｈ」レベルになったことに応じて活性化
され、信号／ＲＡＳＳのパルス数をカウントして行アド
レス信号ＲＡ０〜ＲＡｍを出力する。したがって、行ア
ドレス信号ＲＡ０〜ＲＡｍは信号／ＲＡＳＳが「Ｌ」レ
ベルに立下がるごとにインクリメントされる。セルフリ
フレッシュモード時は、行／列アドレスバッファ３４か
らの行アドレス信号ＲＡ０〜ＲＡｍの代わりに、内部ア
ドレス発生回路５５で生成された行アドレス信号ＲＡ０
〜ＲＡｍが行デコーダ３５に与えられる。
【００３５】
【発明が解決しようとする課題】従来のＤＲＡＭは以上
のように構成されていたので、ウェハ状態でセルフリフ
レッシュ周期を一旦設定した後はセルフリフレッシュ周
期を変更することができなかった。このため、セルフリ
フレッシュ周期を設定した後のプロセス変動によってリ
フレッシュの実力が低下した場合は、そのＤＲＡＭはリ
フレッシュ不良を起こし不良品になるという問題があっ
た。
のように構成されていたので、ウェハ状態でセルフリフ
レッシュ周期を一旦設定した後はセルフリフレッシュ周
期を変更することができなかった。このため、セルフリ
フレッシュ周期を設定した後のプロセス変動によってリ
フレッシュの実力が低下した場合は、そのＤＲＡＭはリ
フレッシュ不良を起こし不良品になるという問題があっ
た。
【００３６】それゆえに、この発明の主たる目的は、セ
ルフリフレッシュ周期の再設定を行なうことが可能な半
導体記憶装置を提供することである。
ルフリフレッシュ周期の再設定を行なうことが可能な半
導体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】請求項１に係る発明は、
セルフリフレッシュモードを有する半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リアレイと、セルフリフレッシュモード時に、互いに異
なる周波数の複数のクロック信号を生成するクロック発
生回路と、複数のクロック信号のうちのいずれかのクロ
ック信号を選択するための複数の第１のヒューズを含む
第１の選択回路と、外部信号に従って複数のクロック信
号のうちのいずれかのクロック信号を選択する第２の選
択回路と、クロック発生回路によって生成された複数の
クロック信号を受け、第２の選択回路によってクロック
信号が選択されている場合はそのクロック信号を通過さ
せ、それ以外の場合は第１の選択回路によって選択され
たクロック信号を通過させるゲート回路と、ゲート回路
を通過したクロック信号に同期して、メモリセルのデー
タのリフレッシュを行なうリフレッシュ実行回路とを備
えたものである。
セルフリフレッシュモードを有する半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リアレイと、セルフリフレッシュモード時に、互いに異
なる周波数の複数のクロック信号を生成するクロック発
生回路と、複数のクロック信号のうちのいずれかのクロ
ック信号を選択するための複数の第１のヒューズを含む
第１の選択回路と、外部信号に従って複数のクロック信
号のうちのいずれかのクロック信号を選択する第２の選
択回路と、クロック発生回路によって生成された複数の
クロック信号を受け、第２の選択回路によってクロック
信号が選択されている場合はそのクロック信号を通過さ
せ、それ以外の場合は第１の選択回路によって選択され
たクロック信号を通過させるゲート回路と、ゲート回路
を通過したクロック信号に同期して、メモリセルのデー
タのリフレッシュを行なうリフレッシュ実行回路とを備
えたものである。
【００３８】請求項２に係る発明では、請求項１に係る
発明の第２の選択回路は、それぞれが複数のクロック信
号に対応して設けられ、各々の一方電極がともに基準電
位のラインに接続された複数の第２のヒューズと、各第
２のヒューズに対応して設けられて対応の第２のヒュー
ズの他方電極に接続され、予め定められた電位を印加し
て対応の第２のヒューズを切断するための外部端子と、
第１の外部活性化信号が入力されたことに応じて活性化
され、複数の第２のヒューズのうちの切断された第２の
ヒューズに対応するクロック信号を選択する論理回路と
を含む。
発明の第２の選択回路は、それぞれが複数のクロック信
号に対応して設けられ、各々の一方電極がともに基準電
位のラインに接続された複数の第２のヒューズと、各第
２のヒューズに対応して設けられて対応の第２のヒュー
ズの他方電極に接続され、予め定められた電位を印加し
て対応の第２のヒューズを切断するための外部端子と、
第１の外部活性化信号が入力されたことに応じて活性化
され、複数の第２のヒューズのうちの切断された第２の
ヒューズに対応するクロック信号を選択する論理回路と
を含む。
【００３９】請求項３に係る発明では、請求項１または
２に係る発明の第２の選択回路は、第２の外部活性化信
号が入力されたことに応じて活性化され、複数の外部ア
ドレス信号に従って複数のクロック信号のうちのいずれ
かのクロック信号を選択するアドレス判定回路を含む。
２に係る発明の第２の選択回路は、第２の外部活性化信
号が入力されたことに応じて活性化され、複数の外部ア
ドレス信号に従って複数のクロック信号のうちのいずれ
かのクロック信号を選択するアドレス判定回路を含む。
【００４０】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の第１の選択回路の複数の第１の
ヒューズの一方電極は、それぞれ複数のクロック信号を
受け、ゲート回路は、各第１のヒューズに対応して設け
られて対応の第１のヒューズに並列接続され、第２の選
択回路によって対応の第１のヒューズに対応するクロッ
ク信号が選択されたことに応じて導通する第１のトラン
ジスタと、各第１のヒューズに対応して設けられて対応
の第１のヒューズに直列接続され、第２の選択回路によ
って対応の第１のヒューズに対応するクロック信号以外
のクロック信号が選択されたことに応じて非導通になる
第２のトランジスタとを含む。
のいずれかに係る発明の第１の選択回路の複数の第１の
ヒューズの一方電極は、それぞれ複数のクロック信号を
受け、ゲート回路は、各第１のヒューズに対応して設け
られて対応の第１のヒューズに並列接続され、第２の選
択回路によって対応の第１のヒューズに対応するクロッ
ク信号が選択されたことに応じて導通する第１のトラン
ジスタと、各第１のヒューズに対応して設けられて対応
の第１のヒューズに直列接続され、第２の選択回路によ
って対応の第１のヒューズに対応するクロック信号以外
のクロック信号が選択されたことに応じて非導通になる
第２のトランジスタとを含む。
【００４１】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭの全体構成を示す図で
あって、図１０と対比される図である。図１において、
このＤＲＡＭが図１０のＤＲＡＭと異なる点は、チュー
ニング用端子１ａ〜１ｆおよびセルフチューニング回路
２が追加され、セルフリフレッシュ回路３２がセルフリ
フレッシュ回路３で置換されている点である。
明の実施の形態１によるＤＲＡＭの全体構成を示す図で
あって、図１０と対比される図である。図１において、
このＤＲＡＭが図１０のＤＲＡＭと異なる点は、チュー
ニング用端子１ａ〜１ｆおよびセルフチューニング回路
２が追加され、セルフリフレッシュ回路３２がセルフリ
フレッシュ回路３で置換されている点である。
【００４２】セルフチューニング回路２は、図２に示す
ように、抵抗素子４ａ〜４ｅ、ヒューズ５ａ〜５ｅおよ
びＥＸ−ＯＲゲート６ａ〜６ｅを含む。抵抗素子４ａ〜
４ｅは、それぞれ電源電位ＶＣＣのラインと端子１ａ〜
１ｅとの間に接続される。ヒューズ５ａ〜５ｅは、それ
ぞれ端子１ａ〜１ｅと接地電位ＶＳＳのラインとの間に
接続される。端子１ａ〜１ｅは、それぞれＥＸ−ＯＲゲ
ート６ａ〜６ｅの一方入力ノードに接続される。端子１
ｆは、ＥＸ−ＯＲゲート６ａ〜６ｅの他方入力ノードに
接続される。チューニング用端子１ａ〜１ｅに現れる信
号が信号ＳＦ１，ＳＦ２，ＳＦ４，ＳＦ８，ＳＦ１６と
なり、ＥＸ−ＯＲゲート６ａ〜６ｅの出力信号が信号φ
１，φ２，φ４，φ８，φ１６となる。
ように、抵抗素子４ａ〜４ｅ、ヒューズ５ａ〜５ｅおよ
びＥＸ−ＯＲゲート６ａ〜６ｅを含む。抵抗素子４ａ〜
４ｅは、それぞれ電源電位ＶＣＣのラインと端子１ａ〜
１ｅとの間に接続される。ヒューズ５ａ〜５ｅは、それ
ぞれ端子１ａ〜１ｅと接地電位ＶＳＳのラインとの間に
接続される。端子１ａ〜１ｅは、それぞれＥＸ−ＯＲゲ
ート６ａ〜６ｅの一方入力ノードに接続される。端子１
ｆは、ＥＸ−ＯＲゲート６ａ〜６ｅの他方入力ノードに
接続される。チューニング用端子１ａ〜１ｅに現れる信
号が信号ＳＦ１，ＳＦ２，ＳＦ４，ＳＦ８，ＳＦ１６と
なり、ＥＸ−ＯＲゲート６ａ〜６ｅの出力信号が信号φ
１，φ２，φ４，φ８，φ１６となる。
【００４３】図３は、セルフリフレッシュ回路３に含ま
れるＲＥＦＳ発生回路７の構成を示す回路ブロック図で
あって、図１３と対比される図である。図３において、
このＲＥＦＳ発生回路７が図１３のＲＥＦＳ発生回路５
３と異なる点は、ＮチャネルＭＯＳトランジスタ８ａ〜
８ｅおよびＰチャネルＭＯＳトランジスタ９ａ〜９ｅが
追加されている点である。ＮチャネルＭＯＳトランジス
タ８ａ〜８ｅは、それぞれヒューズ７１〜７５に並列接
続され、各々のゲートはそれぞれ信号ＳＦ１，ＳＦ２，
ＳＦ４，ＳＦ８，ＳＦ１６を受ける。ＰチャネルＭＯＳ
トランジスタ９ａ〜９ｅは、それぞれヒューズ７１〜７
５の他方電極とパルス発生器７６の入力ノード７６ａと
の間に介挿され、各々のゲートがそれぞれ信号φ１，φ
２，φ４，φ８，φ１６を受ける。
れるＲＥＦＳ発生回路７の構成を示す回路ブロック図で
あって、図１３と対比される図である。図３において、
このＲＥＦＳ発生回路７が図１３のＲＥＦＳ発生回路５
３と異なる点は、ＮチャネルＭＯＳトランジスタ８ａ〜
８ｅおよびＰチャネルＭＯＳトランジスタ９ａ〜９ｅが
追加されている点である。ＮチャネルＭＯＳトランジス
タ８ａ〜８ｅは、それぞれヒューズ７１〜７５に並列接
続され、各々のゲートはそれぞれ信号ＳＦ１，ＳＦ２，
ＳＦ４，ＳＦ８，ＳＦ１６を受ける。ＰチャネルＭＯＳ
トランジスタ９ａ〜９ｅは、それぞれヒューズ７１〜７
５の他方電極とパルス発生器７６の入力ノード７６ａと
の間に介挿され、各々のゲートがそれぞれ信号φ１，φ
２，φ４，φ８，φ１６を受ける。
【００４４】次に、図１〜図３で示したＤＲＡＭのセル
フリフレッシュ周期のチューニング方法について説明す
る。ここでは、ウェハ状態においてヒューズ７１〜７
３，７５を切断し、クロック信号／ＴＮ４の周期でセル
フリフレッシュが行われるように設定したが、パッケー
ジに収納した後にリフレッシュの実力が低下しているこ
とが判明したため、クロック信号／ＴＮ３の周期でセル
フリフレッシュを行われるように再設定する場合につい
て説明する。
フリフレッシュ周期のチューニング方法について説明す
る。ここでは、ウェハ状態においてヒューズ７１〜７
３，７５を切断し、クロック信号／ＴＮ４の周期でセル
フリフレッシュが行われるように設定したが、パッケー
ジに収納した後にリフレッシュの実力が低下しているこ
とが判明したため、クロック信号／ＴＮ３の周期でセル
フリフレッシュを行われるように再設定する場合につい
て説明する。
【００４５】初期状態においては、チューニング用端子
１ａ〜１ｅには何ら外部信号は与えられず、チューニン
グ用端子１ｆの電位すなわち信号φＴは「Ｌ」レベルに
される。これにより、信号ＳＦ１〜ＳＦ１６，φ１〜φ
１６はともに「Ｌ」レベルになってＲＥＦＳ発生回路７
のＮチャネルＭＯＳトランジスタ８ａ〜８ｅが非導通に
なるとともにＰチャネルＭＯＳトランジスタ９ａ〜９ｅ
が導通し、分周器６４の出力クロック信号／ＴＮ４がヒ
ューズ７４およびＰチャネルＭＯＳトランジスタ９ｄを
介してパルス発生器７６に入力される。
１ａ〜１ｅには何ら外部信号は与えられず、チューニン
グ用端子１ｆの電位すなわち信号φＴは「Ｌ」レベルに
される。これにより、信号ＳＦ１〜ＳＦ１６，φ１〜φ
１６はともに「Ｌ」レベルになってＲＥＦＳ発生回路７
のＮチャネルＭＯＳトランジスタ８ａ〜８ｅが非導通に
なるとともにＰチャネルＭＯＳトランジスタ９ａ〜９ｅ
が導通し、分周器６４の出力クロック信号／ＴＮ４がヒ
ューズ７４およびＰチャネルＭＯＳトランジスタ９ｄを
介してパルス発生器７６に入力される。
【００４６】セルフリフレッシュの実力が低下していな
い場合は、この状態で使用される。ここでは、セルフリ
フレッシュの実力が低下しているため、クロック信号／
ＴＮ３の周期でセルフリフレッシュが行われるように再
設定するものとする。
い場合は、この状態で使用される。ここでは、セルフリ
フレッシュの実力が低下しているため、クロック信号／
ＴＮ３の周期でセルフリフレッシュが行われるように再
設定するものとする。
【００４７】まず、図４に示すように、チューニング用
端子１ｃにスーパーＶＣＣレベルＳＶＩＨを印加してヒ
ューズ５ｃを切断するとともに、信号φＴを「Ｈ」レベ
ルにする。これにより、信号ＳＦ４が「Ｈ」レベルにな
り、信号ＳＦ１，ＳＦ２，ＳＦ８，ＳＦ１６が「Ｌ」レ
ベルになって、ＲＥＦＳ発生回路７のＮチャネルＭＯＳ
トランジスタ８ｃが導通しＮチャネルＭＯＳトランジス
タ８ａ，８ｂ，８ｄ，８ｅが非導通になる。また、信号
φ４が「Ｌ」レベルになり、信号φ１，φ２，φ８，φ
１６が「Ｈ」レベルになってＲＥＦＳ発生回路７のＰチ
ャネルＭＯＳトランジスタ９ｃが導通しＰチャネルＭＯ
Ｓトランジスタ９ａ，９ｂ，９ｄ，９ｅが非導通にな
る。したがって、分周器６３の出力クロック信号／ＴＮ
３がＮチャネルＭＯＳトランジスタ８ｃおよびＰチャネ
ルＭＯＳトランジスタ９ｃを介してパルス発生器７６の
入力され、クロック信号／ＴＮ３の周期でセルフリフレ
ッシュが行なわれる。他の構成および動作は従来のＤＲ
ＡＭと同じであるので、その説明は繰返さない。
端子１ｃにスーパーＶＣＣレベルＳＶＩＨを印加してヒ
ューズ５ｃを切断するとともに、信号φＴを「Ｈ」レベ
ルにする。これにより、信号ＳＦ４が「Ｈ」レベルにな
り、信号ＳＦ１，ＳＦ２，ＳＦ８，ＳＦ１６が「Ｌ」レ
ベルになって、ＲＥＦＳ発生回路７のＮチャネルＭＯＳ
トランジスタ８ｃが導通しＮチャネルＭＯＳトランジス
タ８ａ，８ｂ，８ｄ，８ｅが非導通になる。また、信号
φ４が「Ｌ」レベルになり、信号φ１，φ２，φ８，φ
１６が「Ｈ」レベルになってＲＥＦＳ発生回路７のＰチ
ャネルＭＯＳトランジスタ９ｃが導通しＰチャネルＭＯ
Ｓトランジスタ９ａ，９ｂ，９ｄ，９ｅが非導通にな
る。したがって、分周器６３の出力クロック信号／ＴＮ
３がＮチャネルＭＯＳトランジスタ８ｃおよびＰチャネ
ルＭＯＳトランジスタ９ｃを介してパルス発生器７６の
入力され、クロック信号／ＴＮ３の周期でセルフリフレ
ッシュが行なわれる。他の構成および動作は従来のＤＲ
ＡＭと同じであるので、その説明は繰返さない。
【００４８】この実施の形態では、ウェハ状態でセルフ
リフレッシュの周期を設定した後に、プロセス変動によ
ってセルフリフレッシュの実力が低下した場合でも、Ｄ
ＲＡＭチップをパッケージに収納した製品状態でセルフ
リフレッシュの周期を再設定できるので、セルフリフレ
ッシュの実力が低下したＤＲＡＭを救済することができ
る。
リフレッシュの周期を設定した後に、プロセス変動によ
ってセルフリフレッシュの実力が低下した場合でも、Ｄ
ＲＡＭチップをパッケージに収納した製品状態でセルフ
リフレッシュの周期を再設定できるので、セルフリフレ
ッシュの実力が低下したＤＲＡＭを救済することができ
る。
【００４９】［実施の形態２］図５は、この発明の実施
の形態２によるＤＲＡＭの全体構成を示す図であって、
図１と対比される図である。図５を参照して、このＤＲ
ＡＭが図１のＤＲＡＭと異なる点は、チューニング用端
子１ａ〜１ｆおよびセルフチューニング回路２の代わり
にテストモード回路１１が設けられている点である。
の形態２によるＤＲＡＭの全体構成を示す図であって、
図１と対比される図である。図５を参照して、このＤＲ
ＡＭが図１のＤＲＡＭと異なる点は、チューニング用端
子１ａ〜１ｆおよびセルフチューニング回路２の代わり
にテストモード回路１１が設けられている点である。
【００５０】テストモード回路１１は、図６に示すよう
に、ＷＣＢＲ判定回路１２およびアドレス判定回路１３
を含む。ＷＣＢＲ判定回路１２は、図７に示すように、
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲ
（/WE and /CAS befor /RAS）のタイミングで入力され
たこと、すなわち外部制御信号／ＣＡＳ，／ＷＥが活性
化レベルの「Ｌ」レベルに立下げられた後に外部制御信
号／ＲＡＳが活性化レベルの「Ｌ」レベルに立下げられ
たことに応じて信号ＷＣＢＲを活性化レベルの「Ｈ」レ
ベルにする。また、ＷＣＢＲ判定回路１２は、信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥがＲＯＲ（/RAS Only Refres
h）のタイミングで入力されたこと、すなわち信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥがともに「Ｈ」レベルになった
後に信号／ＲＡＳのみが「Ｌ」レベルになったことに応
じて信号ＷＣＢＲを非活性化レベルの「Ｌ」レベルにす
る。
に、ＷＣＢＲ判定回路１２およびアドレス判定回路１３
を含む。ＷＣＢＲ判定回路１２は、図７に示すように、
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲ
（/WE and /CAS befor /RAS）のタイミングで入力され
たこと、すなわち外部制御信号／ＣＡＳ，／ＷＥが活性
化レベルの「Ｌ」レベルに立下げられた後に外部制御信
号／ＲＡＳが活性化レベルの「Ｌ」レベルに立下げられ
たことに応じて信号ＷＣＢＲを活性化レベルの「Ｈ」レ
ベルにする。また、ＷＣＢＲ判定回路１２は、信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥがＲＯＲ（/RAS Only Refres
h）のタイミングで入力されたこと、すなわち信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥがともに「Ｈ」レベルになった
後に信号／ＲＡＳのみが「Ｌ」レベルになったことに応
じて信号ＷＣＢＲを非活性化レベルの「Ｌ」レベルにす
る。
【００５１】アドレス判定回路１３は、信号ＷＣＢＲが
活性化レベルの「Ｈ」レベルになったことに応じて活性
化され、図７に示すように、予め定められたアドレス信
号Ａ０〜Ａｍ（たとえばＡ０＝Ｈ，Ａ１〜Ａｍ＝Ｌ）が
与えられたことに応じて、信号ＳＦ１，ＳＦ２，ＳＦ
４，ＳＦ８，ＳＦ１６のうちのいずれかの信号（たとえ
ばＳＦ４）のみを「Ｈ」レベルにするとともに、信号φ
１，φ２，φ４，φ８，φ１６のうちのその信号ＳＦ４
に対応する信号φ４以外の信号φ１，φ２，φ８，φ１
６を「Ｈ」レベルにする。信号ＳＦ１，ＳＦ２，ＳＦ
４，ＳＦ８，ＳＦ１６の各々には、予め固有のアドレス
信号Ａ０〜Ａｍが割当てられている。信号ＳＦ１〜ＳＦ
１６，φ１〜φ１６は、セルフリフレッシュ回路３に与
えられる。
活性化レベルの「Ｈ」レベルになったことに応じて活性
化され、図７に示すように、予め定められたアドレス信
号Ａ０〜Ａｍ（たとえばＡ０＝Ｈ，Ａ１〜Ａｍ＝Ｌ）が
与えられたことに応じて、信号ＳＦ１，ＳＦ２，ＳＦ
４，ＳＦ８，ＳＦ１６のうちのいずれかの信号（たとえ
ばＳＦ４）のみを「Ｈ」レベルにするとともに、信号φ
１，φ２，φ４，φ８，φ１６のうちのその信号ＳＦ４
に対応する信号φ４以外の信号φ１，φ２，φ８，φ１
６を「Ｈ」レベルにする。信号ＳＦ１，ＳＦ２，ＳＦ
４，ＳＦ８，ＳＦ１６の各々には、予め固有のアドレス
信号Ａ０〜Ａｍが割当てられている。信号ＳＦ１〜ＳＦ
１６，φ１〜φ１６は、セルフリフレッシュ回路３に与
えられる。
【００５２】したがって、この実施の形態２でも、ウェ
ハ状態で一旦設定したセルフリフレッシュ周期を製品状
態で変更することができる。ただし、この実施の形態２
では、信号ＷＣＢＲが「Ｈ」レベルになったときのみセ
ルフリフレッシュ周期が変更され、信号ＷＣＢＲが
「Ｌ」レベルの場合はセルフリフレッシュ周期は変更さ
れない。
ハ状態で一旦設定したセルフリフレッシュ周期を製品状
態で変更することができる。ただし、この実施の形態２
では、信号ＷＣＢＲが「Ｈ」レベルになったときのみセ
ルフリフレッシュ周期が変更され、信号ＷＣＢＲが
「Ｌ」レベルの場合はセルフリフレッシュ周期は変更さ
れない。
【００５３】図８は、実施の形態２の変更例によるＤＲ
ＡＭの全体構成を示す図であって、図５と対比される図
である。このＤＲＡＭが図５のＤＲＡＭと異なる点は、
セルフリフレッシュ回路３がチューニング用端子１ａ〜
１ｆおよびセルフリフレッシュ＋チューニング回路１４
と置換されている点である。
ＡＭの全体構成を示す図であって、図５と対比される図
である。このＤＲＡＭが図５のＤＲＡＭと異なる点は、
セルフリフレッシュ回路３がチューニング用端子１ａ〜
１ｆおよびセルフリフレッシュ＋チューニング回路１４
と置換されている点である。
【００５４】セルフリフレッシュ＋チューニング回路１
４は、図９に示すように、セルフチューニング回路２、
セルフリフレッシュ回路３および切換回路１５を含む。
セルフチューニング回路２およびセルフリフレッシュ回
路３は、実施の形態１で説明したものと同じである。切
換回路１５は、信号ＷＣＢＲが「Ｈ」レベルの場合はテ
ストモード回路１１で生成された信号ＳＦ１〜ＳＦ１
６，φ１〜φ１６をセルフリフレッシュ回路３に与え、
信号ＷＣＢＲが「Ｌ」レベルの場合はセルフチューニン
グ回路２で生成された信号ＳＦ１〜ＳＦ１６，φ１〜φ
１６をセルフリフレッシュ回路３に与える。
４は、図９に示すように、セルフチューニング回路２、
セルフリフレッシュ回路３および切換回路１５を含む。
セルフチューニング回路２およびセルフリフレッシュ回
路３は、実施の形態１で説明したものと同じである。切
換回路１５は、信号ＷＣＢＲが「Ｈ」レベルの場合はテ
ストモード回路１１で生成された信号ＳＦ１〜ＳＦ１
６，φ１〜φ１６をセルフリフレッシュ回路３に与え、
信号ＷＣＢＲが「Ｌ」レベルの場合はセルフチューニン
グ回路２で生成された信号ＳＦ１〜ＳＦ１６，φ１〜φ
１６をセルフリフレッシュ回路３に与える。
【００５５】したがって、この変更例によれば、セルフ
リフレッシュの実力が低下した場合にテストモード回路
１１を用いてセルフリフレッシュ周期を仮設定してリフ
レッシュの実力を評価し、その評価結果に基づいてチュ
ーニング用端子１ａ〜１ｆを用いてセルフリフレッシュ
周期を最適値に設定することができる。
リフレッシュの実力が低下した場合にテストモード回路
１１を用いてセルフリフレッシュ周期を仮設定してリフ
レッシュの実力を評価し、その評価結果に基づいてチュ
ーニング用端子１ａ〜１ｆを用いてセルフリフレッシュ
周期を最適値に設定することができる。
【００５６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００５７】
【発明の効果】以上のように、請求項１に係る発明で
は、複数のクロック信号のうちのいずれかのクロック信
号を選択するための複数の第１のヒューズを含む第１の
選択回路と、外部信号に従って複数のクロック信号のう
ちのいずれかのクロック信号を選択する第２の選択回路
と、複数のクロック信号を受け、第２の選択回路によっ
てクロック信号が選択されている場合はそのクロック信
号を通過させ、それ以外の場合は第１の選択回路によっ
て選択されたクロック信号を通過させるゲート回路と、
ゲート回路を通過したクロック信号に同期してメモリセ
ルのデータのリフレッシュを行なうリフレッシュ実行回
路とが設けられる。したがって、第１の選択回路の第１
のヒューズを切断してセルフリフレッシュ周期を設定し
た後にリフレッシュの実力が低下した場合でも、外部信
号を第２の選択回路に与えることによってセルフリフレ
ッシュ周期を再設定することができ、リフレッシュ不良
の半導体記憶装置を救済することができる。
は、複数のクロック信号のうちのいずれかのクロック信
号を選択するための複数の第１のヒューズを含む第１の
選択回路と、外部信号に従って複数のクロック信号のう
ちのいずれかのクロック信号を選択する第２の選択回路
と、複数のクロック信号を受け、第２の選択回路によっ
てクロック信号が選択されている場合はそのクロック信
号を通過させ、それ以外の場合は第１の選択回路によっ
て選択されたクロック信号を通過させるゲート回路と、
ゲート回路を通過したクロック信号に同期してメモリセ
ルのデータのリフレッシュを行なうリフレッシュ実行回
路とが設けられる。したがって、第１の選択回路の第１
のヒューズを切断してセルフリフレッシュ周期を設定し
た後にリフレッシュの実力が低下した場合でも、外部信
号を第２の選択回路に与えることによってセルフリフレ
ッシュ周期を再設定することができ、リフレッシュ不良
の半導体記憶装置を救済することができる。
【００５８】請求項２に係る発明では、請求項１に係る
発明の第２の選択回路は、それぞれ複数のクロック信号
に対応して設けられた複数の第２のヒューズと、各第２
のヒューズに対応して設けられ、所定電位を印加して対
応の第２のヒューズを切断するための外部端子と、第１
の外部活性化信号によって活性化され、切断された第２
のヒューズに対応するクロック信号を選択する論理回路
とを含む。この場合は、所望のクロック信号に対応する
第２のヒューズを切断し、第１の外部活性化信号を与え
ることによって所望のクロック信号を選択できる。
発明の第２の選択回路は、それぞれ複数のクロック信号
に対応して設けられた複数の第２のヒューズと、各第２
のヒューズに対応して設けられ、所定電位を印加して対
応の第２のヒューズを切断するための外部端子と、第１
の外部活性化信号によって活性化され、切断された第２
のヒューズに対応するクロック信号を選択する論理回路
とを含む。この場合は、所望のクロック信号に対応する
第２のヒューズを切断し、第１の外部活性化信号を与え
ることによって所望のクロック信号を選択できる。
【００５９】請求項３に係る発明では、請求項１または
２に係る発明の第２の選択回路は、第２の外部活性化信
号が入力されたことに応じて活性化され、複数の外部ア
ドレス信号に従って複数のクロック信号のうちのいずれ
かのクロック信号を選択するアドレス判定回路を含む。
この場合は、第２の外部活性化信号と所望のクロック信
号に予め割当てられた複数の外部アドレス信号とを与え
ることによって所望のクロック信号を選択することがで
きる。
２に係る発明の第２の選択回路は、第２の外部活性化信
号が入力されたことに応じて活性化され、複数の外部ア
ドレス信号に従って複数のクロック信号のうちのいずれ
かのクロック信号を選択するアドレス判定回路を含む。
この場合は、第２の外部活性化信号と所望のクロック信
号に予め割当てられた複数の外部アドレス信号とを与え
ることによって所望のクロック信号を選択することがで
きる。
【００６０】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の複数の第１のヒューズの一方電
極はそれぞれ複数のクロック信号を受け、ゲート回路
は、各第１のヒューズに対応して設けられて対応の第１
のヒューズに並列接続され、第２の選択回路によって対
応の第１のヒューズに対応するクロック信号が選択され
たことに応じて導通する第１のトランジスタと、各第１
のヒューズに対応して設けられて対応の第１のヒューズ
に直列接続され、第２の選択回路によって対応の第１の
ヒューズに対応するクロック信号以外のクロック信号が
選択されたことに応じて非導通になる第２のトランジス
タとを含む。この場合は、ゲート回路を容易に構成でき
る。
のいずれかに係る発明の複数の第１のヒューズの一方電
極はそれぞれ複数のクロック信号を受け、ゲート回路
は、各第１のヒューズに対応して設けられて対応の第１
のヒューズに並列接続され、第２の選択回路によって対
応の第１のヒューズに対応するクロック信号が選択され
たことに応じて導通する第１のトランジスタと、各第１
のヒューズに対応して設けられて対応の第１のヒューズ
に直列接続され、第２の選択回路によって対応の第１の
ヒューズに対応するクロック信号以外のクロック信号が
選択されたことに応じて非導通になる第２のトランジス
タとを含む。この場合は、ゲート回路を容易に構成でき
る。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示したセルフチューニング回路の構成
を示す回路図である。
を示す回路図である。
【図３】 図１に示したセルフリフレッシュ回路に含ま
れるＲＥＦＳ発生回路の構成を示す回路ブロック図であ
る。
れるＲＥＦＳ発生回路の構成を示す回路ブロック図であ
る。
【図４】 図１〜図３に示したＤＲＡＭのセルフリフレ
ッシュ周期の再設定方法を示すタイムチャートである。
ッシュ周期の再設定方法を示すタイムチャートである。
【図５】 この発明の実施の形態２によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図６】 図５に示したテストモード回路の構成を示す
ブロック図である。
ブロック図である。
【図７】 図５および図６に示したＤＲＡＭのセルフリ
フレッシュ周期の再設定方法を示すタイムチャートであ
る。
フレッシュ周期の再設定方法を示すタイムチャートであ
る。
【図８】 実施の形態２の変更例を示すブロック図であ
る。
る。
【図９】 図８に示したセルフリフレッシュ＋チューニ
ング回路の構成を示すブロック図である。
ング回路の構成を示すブロック図である。
【図１０】 従来のＤＲＡＭの全体構成を示すブロック
図である。
図である。
【図１１】 図１０に示したメモリマットの構成を示す
回路ブロック図である。
回路ブロック図である。
【図１２】 図１０に示したセルフリフレッシュ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１３】 図１２に示したＲＥＦＳ発生回路の構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図１４】 図１３に示した分周器の構成を示す回路図
である。
である。
【図１５】 図１３に示したパルス発生器の構成を示す
回路図である。
回路図である。
【図１６】 図１３〜図１５で示したＲＥＦＳ発生回路
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図１７】 図１２に示した内部ＲＡＳ発生回路の動作
を示すタイムチャートである。
を示すタイムチャートである。
１ａ〜１ｆ チューニング用端子、２ セルフチューニ
ング回路、３，３２セルフリフレッシュ回路、４ａ〜４
ｅ 抵抗素子、５ａ〜５ｅ，７１〜７５ ヒューズ、６
ａ〜６ｅ ＥＸ−ＯＲゲート、８ａ〜８ｅ，８３〜９２
ＮチャネルＭＯＳトランジスタ、９ａ〜９ｅ Ｐチャ
ネルＭＯＳトランジスタ、１１ テストモード回路、１
２ ＷＣＢＲ判定回路、１３ アドレス判定回路、１４
セルフリフレッシュ＋チューニング回路、１５ 切換
回路、３１ ＰＯＲ回路、３３クロック発生回路、３４
行／列アドレスバッファ、３５ 行デコーダ、３６列
デコーダ、３７ メモリマット、３８ メモリアレイ、
３９ センスアンプ＋入出力制御回路、４０ データ入
力バッファ、４１ データ出力バッファ、４２ 列選択
ゲート、４３ センスアンプ、４４ イコライザ、５１
ＣＢＲ判定回路、５２ 基本周期発生回路、５３ Ｒ
ＥＦＳ発生回路、５４ 内部ＲＡＳ発生回路、５５ 内
部アドレス発生回路、６１〜６５ 分周器、７６ パル
ス発生器、８１，８２，９６ インバータ、９３，９４
キャパシタ、９６ 遅延回路、９７ ＯＲゲート。
ング回路、３，３２セルフリフレッシュ回路、４ａ〜４
ｅ 抵抗素子、５ａ〜５ｅ，７１〜７５ ヒューズ、６
ａ〜６ｅ ＥＸ−ＯＲゲート、８ａ〜８ｅ，８３〜９２
ＮチャネルＭＯＳトランジスタ、９ａ〜９ｅ Ｐチャ
ネルＭＯＳトランジスタ、１１ テストモード回路、１
２ ＷＣＢＲ判定回路、１３ アドレス判定回路、１４
セルフリフレッシュ＋チューニング回路、１５ 切換
回路、３１ ＰＯＲ回路、３３クロック発生回路、３４
行／列アドレスバッファ、３５ 行デコーダ、３６列
デコーダ、３７ メモリマット、３８ メモリアレイ、
３９ センスアンプ＋入出力制御回路、４０ データ入
力バッファ、４１ データ出力バッファ、４２ 列選択
ゲート、４３ センスアンプ、４４ イコライザ、５１
ＣＢＲ判定回路、５２ 基本周期発生回路、５３ Ｒ
ＥＦＳ発生回路、５４ 内部ＲＡＳ発生回路、５５ 内
部アドレス発生回路、６１〜６５ 分周器、７６ パル
ス発生器、８１，８２，９６ インバータ、９３，９４
キャパシタ、９６ 遅延回路、９７ ＯＲゲート。
Claims (4)
- 【請求項１】 セルフリフレッシュモードを有する半導
体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 前記セルフリフレッシュモード時に、互いに異なる周波
数の複数のクロック信号を生成するクロック発生回路、 前記複数のクロック信号のうちのいずれかのクロック信
号を選択するための複数の第１のヒューズを含む第１の
選択回路、 外部信号に従って前記複数のクロック信号のうちのいず
れかのクロック信号を選択する第２の選択回路、 前記クロック発生回路によって生成された複数のクロッ
ク信号を受け、前記第２の選択回路によってクロック信
号が選択されている場合はそのクロック信号を通過さ
せ、それ以外の場合は前記第１の選択回路によって選択
されたクロック信号を通過させるゲート回路、および前
記ゲート回路を通過したクロック信号に同期して、前記
メモリセルのデータのリフレッシュを行なうリフレッシ
ュ実行回路を備える、半導体記憶装置。 - 【請求項２】 前記第２の選択回路は、それぞれが前記
複数のクロック信号に対応して設けられ、各々の一方電
極がともに基準電位のラインに接続された複数の第２の
ヒューズ、 各第２のヒューズに対応して設けられて対応の第２のヒ
ューズの他方電極に接続され、予め定められた電位を印
加して対応の第２のヒューズを切断するための外部端
子、および第１の外部活性化信号が入力されたことに応
じて活性化され、複数の第２のヒューズのうちの切断さ
れた第２のヒューズに対応するクロック信号を選択する
論理回路を含む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第２の選択回路は、第２の外部活性
化信号が入力されたことに応じて活性化され、複数の外
部アドレス信号に従って前記複数のクロック信号のうち
のいずれかのクロック信号を選択するアドレス判定回路
を含む、請求項１または請求項２に記載の半導体記憶装
置。 - 【請求項４】 前記第１の選択回路の前記複数の第１の
ヒューズの一方電極は、それぞれ前記複数のクロック信
号を受け、 前記ゲート回路は、 各第１のヒューズに対応して設けられて対応の第１のヒ
ューズに並列接続され、前記第２の選択回路によって対
応の第１のヒューズに対応するクロック信号が選択され
たことに応じて導通する第１のトランジスタ、および各
第１のヒューズに対応して設けられて対応の第１のヒュ
ーズに直列接続され、前記第２の選択回路によって対応
の第１のヒューズに対応するクロック信号以外のクロッ
ク信号が選択されたことに応じて非導通になる第２のト
ランジスタを含む、請求項１から請求項３のいずれかに
記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33767099A JP4454083B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
| US09/645,610 US6327208B1 (en) | 1999-11-29 | 2000-08-25 | Semiconductor memory device having self refresh mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33767099A JP4454083B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001155482A true JP2001155482A (ja) | 2001-06-08 |
| JP4454083B2 JP4454083B2 (ja) | 2010-04-21 |
Family
ID=18310862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33767099A Expired - Fee Related JP4454083B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP4454083B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940773B2 (en) * | 2003-04-02 | 2005-09-06 | Infineon Technologies Ag | Method and system for manufacturing DRAMs with reduced self-refresh current requirements |
| TWI262504B (en) * | 2003-04-15 | 2006-09-21 | Ibm | Dynamic semiconductor memory device |
| KR100529033B1 (ko) * | 2003-05-23 | 2005-11-17 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자 |
| US20050068829A1 (en) * | 2003-09-25 | 2005-03-31 | Infineon Technologies North America Corp. | Refresh rate adjustment |
| JP4353331B2 (ja) * | 2006-12-05 | 2009-10-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR20130049656A (ko) * | 2011-11-04 | 2013-05-14 | 에스케이하이닉스 주식회사 | 셀프리프레쉬펄스 생성회로 |
| US10177760B1 (en) * | 2017-06-28 | 2019-01-08 | Arm Limited | Circuit with impedance elements connected to sources and drains of pMOSFET headers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432489A (en) | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
| KR100197562B1 (ko) * | 1995-12-23 | 1999-06-15 | 윤종용 | 셀프 리프레쉬 주기를 조정할 수 있는 반도체 메모리장치 |
-
1999
- 1999-11-29 JP JP33767099A patent/JP4454083B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-25 US US09/645,610 patent/US6327208B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4454083B2 (ja) | 2010-04-21 |
| US6327208B1 (en) | 2001-12-04 |
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